JPH0277863A - バス制御方式 - Google Patents

バス制御方式

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JPH0277863A
JPH0277863A JP1154320A JP15432089A JPH0277863A JP H0277863 A JPH0277863 A JP H0277863A JP 1154320 A JP1154320 A JP 1154320A JP 15432089 A JP15432089 A JP 15432089A JP H0277863 A JPH0277863 A JP H0277863A
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は中、小型コンピュータ周辺機器間のインターフ
ェースであるスモール−コンピュータ・システム・イン
ターフェース（以下、５Ｃ８Ｉと略記する）のバス制御
方式、特に５Ｃ８Ｉバスとの情報の送受信時にファース
ト・イン・ファースト・アウト型メモリ（以下ＦＩＦＯ
と略記する）を使用する場合の５Ｃ８Ｉバス制御方式に
関する。
〔従来の技術〕
５Ｃ８Ｉにおける情報転送には、ターゲットがドライブ
する転送要求信号（以下、ＲＥＱ信号と略記する）とイ
ニシエータがドライブする転送応答信号（以下、ＡＣＫ
信号と略記する）の完全なハンドシェークで情報転送を
行う非同期転送とＡＣＫ信号の応答がなくてもＲＥＱ信
号の先送りができる同期転送がある。非同期転送のタイ
ミングチャート（ターゲットからイニシェータに情報転
送）を第３図に、同期転送のタイミングチャート（ター
ゲットからイニシェータに情報転送）を第４図に示す。
従来の５Ｃ８Ｉバス制御方式では、情報を受信している
イニシエータが最終情報の転送に対するＡＣＫ信号をイ
ンアクティブにする動作を、５Ｃ８Ｉバスとの情報の送
受信を行うＦＩＦＯが空であることのチエツクを行わず
に実行し、その後ＦＩＦＯからのデータの読みだしが終
了してＦＩＦＯが空になると転送系回路の初期化を行っ
ていた。
〔発明が解決しようとする課題〕
情報をイニシエータに転送しているターゲットは最終情
報転送に対するイニシエータのＡＣＫ信号がインアクテ
ィブになった時点でその転送フェーズの終了を確認し次
のフェーズへ移行する。
そのため従来のＳＣ，ＳＩババス御方式でターゲットか
らイニシエータへの情報転送を制御していると、特にイ
ニシエータがＦＩＦＯを持っている場合には、ＦＩＦＯ
にまだ情報が残っている状態でターゲットがフェーズを
変えてしまう可能性があった。この時続けて、同期転送
でのターゲットからイニシエータへの情報転送フェーズ
が始まると、イニシエータはＩＦＯの中にまだ前のフェ
ーズの情報が残っているにも関わらずこの情報の引き取
りを行う必要がある。このためＦＩＦＯの中に残ってい
る前のフェーズの情報の読みたしが終了しても、すでに
次のフェーズのデータがＦＩＦｏ中に存在するため転送
系回路の初期化ができず不都合が生じていた。
〔課題を解決するための手段〕
本発明のスモール・コンピュータφシステム・インター
フェース制御方式は、データ転送時に情報転送要求信号
と情報転送応答信号のハンドシェークを制御する第一の
手段と、データバスに対し情報の送受信を行うファース
ト・イン・ファースト・アウト型メモリと、情報転送回
数をカウントすることにより設定された情報転送回数よ
り１回生ない回数の情報転送が終了したことを検出する
カウンタと、前記カウンタが、設定された情報転送回数
より１回生ない回数の情報転送が終了したことを検出し
た後に、前記第一の手段が最終バイトに対する情報応答
信号をアクティブにするとセットされるフリップフロッ
プと、前記フリップフロップの出力により、情報応答信
号をアクティブ側にマスクする第二の手段とを有し、イ
ニシエータが情報を受信している場合に、前記カウンタ
が設定された情報転送の回数より１回生ない回数の情報
転送が終了したことを検出した後に、前記第一の手段が
最終バイトに対する情報応答信号をアクティブにすると
、前記フリップフロップがセットされて、前記第二の手
段により情報応答信号がアクティブに保持されるため、
前記第一の手段が情報応答信号をインアクティブにして
も、前記ＦＩＦＯの中のデータがすべて読み出されて、
前記フリップフロップがセットされるまで情報応答信号
がアクティブに保持されることを特徴とする。
すなわち、本発明の５Ｃ８Ｉバス制御方式の特徴は、イ
ニシエータが情報を受信している場合には、５Ｃ８Ｉバ
スからＦＩＦＯに引き取った全ての情報が読み出される
まで、最終情報の転送に対するＡＣＫ信号をアクティブ
に保持することによりターゲットの次フェーズへの遷移
を遅らせることにある。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の第一の実施例である。０１はＣＰＵ、
０２は、情報転送時にＳＣ８ＩバスのＲＥＱ信号とＡＣ
Ｋ信号のハンドシェークを制御するππＱ／ＡＣＫハン
ドシェーク制御回路、０３は、５Ｃ８Ｉバスとデータの
送受を行うＦＩＦｏ。
０４は、情報転送数をカウントする転送カウンタ、０５
はＤ型フリップフロップ、０６，０７は、ＡＮＤゲート
、０８，０９，１０は、インバータゲート、 信号１０１は５Ｃ８Ｉバス、信号１０２は情報転送応答
信号であるＡＣＫ信号の５Ｃ８Ｉバスへの出力、信号１
０３は情報転送要求信号であるＲＥＱ信号の５Ｃ８Ｉバ
スからの入力、信号１０４はＲＥ　Ｑ／Ａ　ＣＫハンド
シェーク制御回路０２が出力する元ＡＣＫ信号、信号１
０５は元ＡＣＫ信号１０４をマスクする信号、信号１０
６は、ＦＩＦＯＯＯ３へのデータ書き込み信号、信号１
０７は、設定された回数より１回生ない回数の情報転送
が終了したことを示す転送終了準備信号、信号１０８は
、ＲＥ　Ｑ／Ａ　ＣＫハンドシェーク制御回路０２の起
動信号、信号１０９は、設定した転送回数分の転送が終
了したことを示す転送終了信号、信号１１０は、イニシ
エータでの情報受信を行っていることを示す信号、信号
１１１は、ＦＩＦＯ０３が空であることを示すＦＩＦＯ
エンプティ信号、信号１１２は、情報の５Ｃ８Ｉバスか
らの入力、信号１１３はＤＭＡコントローラ等からのＦ
ＩＦＯ読みだし信号である。
ただし、第１図ではイニシェークでの情報受信時に必要
な信号のみを記しである。
また第５図に第一の実施例における非同期転送のタイミ
ングチャート、第６図に同期転送のタイミングチャート
を示す。
次に第１図、第５図、第６図を参照して本実施例の動作
の詳細な説明を行う。
情報転送はターゲットがＲＥＱ信号１０３をアクティブ
にすることにより開始される。これを検知したＣＰＵ’
０１はまず信号１１０をアクティブにし、次に転送カウ
ンタ０４に転送回数を設定してからＲＥＱ／ＡＣＫハン
ドシェーク制御回路０２に対する起動信号１０８をアク
ティブにする。
’ＲＥＱ／ＡＣＫハンドシェーク制御回路０２は、ＲＥ
Ｑ信号入力１０３がアクティブになるごとにＦＩＦＯＯ
３へ書き込み信号１０６を出力し、また起動信号１０８
がアクティブになるとＳＣ８Ｉバス上のＲＥＱ信号入力
１０３に対する元ＡＣＫ信号１０４０２１ンドシェーク
動作を開始する。通常の状態では、元ＡＣＫ信号１０４
はそのままＡＣＫ信号出力１０２として５Ｃ８Ｉバスへ
出力される。
ＦＩＦＯＯ３は、書き込み信号１０６が入力されるごと
に５Ｃ８Ｉバスからの情報人力１１２を内部に取り込み
、読みだし信号１１３が入力されるごとに早く取り込ん
だものから順に出力する。
書き込み信号１０６と読みだし信号１１３は通常まった
く非同期の信号である。
転送カウンタ０４は、元ＡＣＫ信号１０４により転送回
数をカウントしており、設定された転送回数より１少な
いカウントを終了すると転送終了準備信号１０７を、設
定された転送回数分のカウントを終了すると転送終了信
号１０９をアクティブにする。
さて、情報転送が進んで設定された情報転送回数より１
少ない転送が終了すると、転送カウンタ０４により転送
準備信号１０７がアクティブにされる。その後にＲＥＱ
／ＡＣＫノ１ンドシェーク制御回路０２が最終バイトに
対する元ＡＣＫ信号１０４をアクティブにすると、ＡＮ
Ｄゲー）０６の出力が１になるためＤ型フリップフロッ
プ０５がセットされ、このためマスク信号１０５がアク
ティブになる。従って、この後ＲＥＱ信号人力１０３が
インアクティブになって元ＡＣＫ信号１０４がＲＢＱ／
ＡＣＫハンドシェーク制御回路０２によってインアクテ
ィブ卆こされても、マスク信号１０５がアクティブなた
め５Ｃ８ＩバスへのＡＣＫ信号出力１０２はアクティブ
に保持される。
このためこの情報転送フェーズはまだ終了しない。
一方、転送カウンタ０４は元ＡＣＫ信号１０４をカウン
トしているため、まだＡＣＫ信号出力１０２がアクティ
ブに保持されている間に、設定された情報転送回数のカ
ウントアツプを終了し、転送終了信号１０をアクティブ
にする。
ＣＰＵ０Ｉは転送終了信号１０９がアクティブになると
、ＦＩＦＯエンプティ信号１１１をチエツクし、もしＦ
ＩＦＯが空であれば直ちに、空でなければ空になるまで
待ってから信号１１０をインアクティブにする。
信号１１０がインアクティブになると、Ｄ型フリップフ
四ツブ０５にリセットがかかるためマスク信号１０５が
インアクティブになり、ＡＣＫ信号出力１０２もインア
クティブになってこの情報転送フェーズは終了する。
このようにして本実施例では、ターゲットからイニシエ
ータへの情報転送フェーズではイニシエータのＦＩＦＯ
が空になるまでターゲットによるフェーズの遷移が行わ
れないため、従来方式での問題点を解決することができ
る。
第２図は本発明の第二の実施例である。２１はＣＰＵ、
２２は、情報転送時に５Ｃ８ＩバスのＲＥＱ信号とＡＣ
Ｋ信号のハンドシェークを制御するπＥＱ／ＡＣＫハン
ドシェーク制御回路、２３は、５Ｃ８Ｉバスとデータの
送受を行うＦＩＦｏ。
２４は、情報転送数をカウントする転送カウンタ、２５
はＤ型フリップフロップ、２６．２７は、ＡＮＤゲート
、２８，２９．３０はインバータゲート、信号２０１は
５ｃｓｒバス、信号２０２は情報転送応答信号であるＡ
ＣＫ信号の５Ｃ８Ｉバスへの出力、信号２０３は情報転
送要求信号であるＲＥＱ信号の５Ｃ８Ｉバスからの入力
、信号２０４はＲＥＱ／ＡＣＫハンドシェーク制御回路
２２が出力する元ＡＣＫ信号、信号２０５は元ＡＣＫ信
号２０４をマスクする信号、信号２０６は、ＦＩＦ０２
３へのデータ書き込み信号、信号２０７は、設定された
回数より１回生ない回数の情報転送が終了したことを示
す転送終了準備信号、信号２０８は、ＲＥＱ／ＡＣＫハ
ンドシェーク制御回路２２の起動信号、信号２０９は、
設定した転送回数分の転送が終了したことを示す転送終
了信号、信号２１０は、イニシエータでの情報受信を行
っていることを示す信号、信号２１１は、ＦＩＦＯ２３
が空であることを示すＦＩＦＯエンプティ信号、信号２
１２は、情報の５Ｃ８Ｉバスからの入力、信号２１３は
ＤＭＡコントローラ等かのＦＩＦｏ読みだし信号である
。
ただし、第２図でも第１図と同様にイニシエータでの情
報受信時に必要な信号のみを記しである。
第一の実施例との相違点はフリップフロップとしてＤ型
ではなくＲ８型を用いた点である。
Ｒ８型フリップフロップのセット入力がアクティブにな
る時には、イニシエータでの情報受信を行っていること
を示す信号２１０がアクティブであるからリセット入力
は必ずインアクティブである。
また、Ｒ８型フリップフロップのリセット入力がアクテ
ィブになる時は、信号２１０がインアクティブになる時
であるためセット入力は必ずインアクティブになる。
従って、この部分のフリップフロップとしてはＲ８型を
使用することができ、本実施例を用いても第一の実施例
と同じように、従来の方式での問題点を解決することが
できる。
〔発明の効果〕
以上述べたように本実施例では、イニシエータが情報を
受信しているときには最終情報の転送に対するＡＣＫ信
号をＦＩＦＯが空になるまで保持して、相手ターゲット
のフェーズ遷移を遅らせることにより、従来の方式での
問題点を解決することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例図、第２図は第２の実施
例図、第３図は５Ｃ８Ｉの非同期転送のタイミングチャ
ート、第４図は５Ｃ８Ｉの同期転送のタイミングチャー
ト、第５図および第６図は夫々第１図の動作を示すタイ
ミングチャートである。 ０１．２１・・・・・・ＣＰＵ、０２，２２・・・・・
・ＲＥＱ／ＡＣＫハンドシェーク制御回路、０３，２３
・・・・・・ＦＩ’ＦＯ１０４，２４・・・・・・転送
カウンタ、０５・・・・・・Ｄ型フリップフロップ、２
５・・・・・・ＢＳ型フリップフロップ、０６，０７，
２６．２７・・・・・・ＡＮＤゲート、　０８，０９，
１０，２８，２９．３０・・・・・・インバータゲート
、１０１，２０１・・・・・・５Ｃ８Ｉバス、１０２，
２０２・・・・・・ＡＣＫ信号出力、１０３．２０３・
・・・・・ＲＥＱ信号入力、１０４゜２０４・・・・・
・元ＡＣＫ信号、１０５，２０５・・・・・・マスフ信
号、１０６，２０６・・・・・・ＦＩＦＯへのデータ書
き込み信号、１０７，２０７・・・・・・転送終了準備
信号、１０８，２０８・・・・・・ＲＥＱ／ＡＣＫハン
ドシェーク回路起動信号、１０９，２０９・・・・・・
転送終了信号、１１０，２１０・・・・・・イニシエー
タ受信信号、１１１，２１１・・・・・・ＦＩＦＯエン
プティ信号、１１２，２１２・・・・・・５Ｃ８Ｉバス
からの情報入力を示す。 代理人　弁理士　　内　原　　　晋

Claims (1)

    【特許請求の範囲】
  1. データ転送時に情報転送要求信号と情報転送応答信号の
    ハンドシェークを制御する第一の手段と、データバスに
    対し情報の送受信を行うファースト・イン・ファースト
    ・アウト型メモリと、情報転送回数をカウントすること
    により設定された情報転送回数より１回少ない回数の情
    報転送が終了したことと、設定された回数分の情報転送
    が終了したことを検出するカウンタと、前記カウンタが
    、設定された情報転送回数より１回少ない回数の情報転
    送が終了したことを検出した後に、前記第一の手段が最
    終バイトに対する情報応答信号をアクティブにするとセ
    ットされるフリップフロップと、前記フリップフロップ
    の出力で、情報応答信号をアクティブ側にマスクする第
    二の手段と、前記カウンタが設定された回数分の情報転
    送が終了したことを検出した後、前記ファースト・イン
    ・ファースト・アウト型メモリが空になると、前記フリ
    ップフロップをリセットする第三の手段とを少なくとも
    有し、イニシエータが情報を受信する場合に、情報転送
    が終了してＦＩＦＯが空になるまで、最終情報に対する
    情報応答信号をアクティブに保持して、ターゲットのフ
    ェーズ遷移を遅らせることを特徴とするバス制御方式。
JP1154320A 1988-06-17 1989-06-15 バス制御方式 Expired - Lifetime JPH077375B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63-149703 1988-06-17
JP14970388 1988-06-17

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JPH0277863A true JPH0277863A (ja) 1990-03-16
JPH077375B2 JPH077375B2 (ja) 1995-01-30

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