JPH0521464B2 - - Google Patents
Info
- Publication number
- JPH0521464B2 JPH0521464B2 JP62038923A JP3892387A JPH0521464B2 JP H0521464 B2 JPH0521464 B2 JP H0521464B2 JP 62038923 A JP62038923 A JP 62038923A JP 3892387 A JP3892387 A JP 3892387A JP H0521464 B2 JPH0521464 B2 JP H0521464B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmitting
- transmission
- sent
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005540 biological transmission Effects 0.000 claims description 57
- 230000004044 response Effects 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 16
- 238000001514 detection method Methods 0.000 claims description 10
- 238000013500 data storage Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔概要〕
データ転送装置において、送信部では転送すべ
き所定バイト数のデータを送信記憶手段に書き込
んだ後にCPUからの転送開始トリガが送信制御
手段に加えられると、送信制御手段の制御により
送信側要求・応答手段と送信記憶手段と比較手段
が定められたハンドシエイク方法でデータを受信
部に転送する。受信部では受信制御手段の制御に
より受信側要求・応答手段と受信データカウント
手段がハンドシエイク方法でこのデータを受信し
て受信記憶手段に書き込み、所定バイト数のデー
タの書き込みが完了した時点でCPU側に読み出
される様にしてデータ転送の高速化を図つたもの
である。
き所定バイト数のデータを送信記憶手段に書き込
んだ後にCPUからの転送開始トリガが送信制御
手段に加えられると、送信制御手段の制御により
送信側要求・応答手段と送信記憶手段と比較手段
が定められたハンドシエイク方法でデータを受信
部に転送する。受信部では受信制御手段の制御に
より受信側要求・応答手段と受信データカウント
手段がハンドシエイク方法でこのデータを受信し
て受信記憶手段に書き込み、所定バイト数のデー
タの書き込みが完了した時点でCPU側に読み出
される様にしてデータ転送の高速化を図つたもの
である。
本発明はデータ転送装置、例えば並列データを
ハンドシエイク方法で転送するデータ転送装置の
改良に関するものである。
ハンドシエイク方法で転送するデータ転送装置の
改良に関するものである。
第３図は本願が適用できるハンドシエイク方法
のタイムチヤートで、第３図ａは送信部のタイム
チヤート、第３図ｂは受信部のタイムチヤートを
示す。尚、図中の数字は手順の順序を、Ｓは送信
を、Ｒは受信を示す。
のタイムチヤートで、第３図ａは送信部のタイム
チヤート、第３図ｂは受信部のタイムチヤートを
示す。尚、図中の数字は手順の順序を、Ｓは送信
を、Ｒは受信を示す。
以下、同図にこの方法を説明する。
(1) 送信部のタイムチヤート（第３図ａ参照）
先ず、に示す様に受信可を示すＬレベルの
“レシーブOK”を受信すると、“データ送出中”
のレベルをＨからＬにして送出し、殆ど同時にデ
ータの最初のワードを転送し、時間t1経過後に転
送データが有効であることを示すＬレベルの“デ
ータストローブ”を受信部に送出する（〜参
照）。
“レシーブOK”を受信すると、“データ送出中”
のレベルをＨからＬにして送出し、殆ど同時にデ
ータの最初のワードを転送し、時間t1経過後に転
送データが有効であることを示すＬレベルの“デ
ータストローブ”を受信部に送出する（〜参
照）。
次に、Ｈレベルの“レシーブOK”の受信に対
して“データストローブ”のレベルをＬからをＨ
にして受信部に送出する。そこで、受信部は“レ
シーブOK”のレベルをＨからＬにして送信可を
示すので送信部から次のワードのデータを転送す
る（〜参照）。
して“データストローブ”のレベルをＬからをＨ
にして受信部に送出する。そこで、受信部は“レ
シーブOK”のレベルをＨからＬにして送信可を
示すので送信部から次のワードのデータを転送す
る（〜参照）。
これを繰り返して送信部から最後のワードのデ
ータを送出した後に“データストローブ”のレベ
ルをＨからＬにして受信部に送出し、受信部より
のＨレベルの“レシーブOK”を受信した後、
“データ送出中”のレベルをＬからＨにして受信
部に送出する（〜参照）。そして、“レシーブ
OK”がＬになつたら、送信部から“データスト
ローブ”のレベルをＬからＨにして送出してデー
タ転送が終了する。
ータを送出した後に“データストローブ”のレベ
ルをＨからＬにして受信部に送出し、受信部より
のＨレベルの“レシーブOK”を受信した後、
“データ送出中”のレベルをＬからＨにして受信
部に送出する（〜参照）。そして、“レシーブ
OK”がＬになつたら、送信部から“データスト
ローブ”のレベルをＬからＨにして送出してデー
タ転送が終了する。
この状態は第３図ａのＡの状態と一致する。
(2) 受信部のタイムチヤート（第３図ｂ参照）
受信部では〜に示す様に上記の送信部とほ
ぼ逆の操作が行われる。
ぼ逆の操作が行われる。
ここで、上記の様なハンドシエイク方法を用い
てデータ転送を行う際にも転送速度が速いことが
必要である。
てデータ転送を行う際にも転送速度が速いことが
必要である。
第４図は従来例のブロツク図を示し、点線より
上側は送信部、下側は受信部のブロツク図をそれ
ぞれ示す。
上側は送信部、下側は受信部のブロツク図をそれ
ぞれ示す。
以下、メモリ（図示せず）には上記のハンドシ
エイク方法のタイムチヤートに対応するプログラ
ムが書き込まれているので、CPU１はこれに従
つて上記のタイムチヤートを実行するとして第４
図の動作を説明する。
エイク方法のタイムチヤートに対応するプログラ
ムが書き込まれているので、CPU１はこれに従
つて上記のタイムチヤートを実行するとして第４
図の動作を説明する。
先ず、送信部では相手側からの“レシーブ
OK”がインバータ（以下、INVと省略する）
６，７、Ｄタイプフリツプフロツプ（以下、Ｄ−
FFと省略する）１１、INV３を介してIRQ（割り
込み要求）としてCPU１に加えられる。
OK”がインバータ（以下、INVと省略する）
６，７、Ｄタイプフリツプフロツプ（以下、Ｄ−
FFと省略する）１１、INV３を介してIRQ（割り
込み要求）としてCPU１に加えられる。
そこで、CPUはアドレスＢとデータD0とをア
ドレスデコーダ２とデータバスとを介してバツフ
アゲート１４に送出するので、バツフアゲート１
４、Ｄ−FF９、INV４を通つたこのデータによ
りＬレベルの“データ送出中”が相手に送出され
る。
ドレスデコーダ２とデータバスとを介してバツフ
アゲート１４に送出するので、バツフアゲート１
４、Ｄ−FF９、INV４を通つたこのデータによ
りＬレベルの“データ送出中”が相手に送出され
る。
尚、Ｂはバツフアゲート１４、D0はＤ−FF９
を指定する。
を指定する。
そして、CPUの内部レジスタ（図示せず）に
移し替えられていた転送すべきデータの最初のワ
ードのデータが、アドレスＡと読み出し／書き込
みクロツク（以下、Ｒ／Ｗ−CKと省略する）を
用いてバツフアゲート１３を介して並列データで
相手側に転送されるが、データ転送開始から時間
t1後にCPUはアドレスＢとデータD1をバツフア
ゲート１４に送出するので、バツフアゲート１
４、Ｄ−FF１０、INV５を通つたこのデータに
よりＬレベルの“データストローブ”が相手側に
送出される。
移し替えられていた転送すべきデータの最初のワ
ードのデータが、アドレスＡと読み出し／書き込
みクロツク（以下、Ｒ／Ｗ−CKと省略する）を
用いてバツフアゲート１３を介して並列データで
相手側に転送されるが、データ転送開始から時間
t1後にCPUはアドレスＢとデータD1をバツフア
ゲート１４に送出するので、バツフアゲート１
４、Ｄ−FF１０、INV５を通つたこのデータに
よりＬレベルの“データストローブ”が相手側に
送出される。
その後、Ｈレベルの“レシーブOK”がINV
６，７、Ｄ−FF１１、INV３を介してCPUに入
力し、CPU１からアドレスＢとデータD1がバツ
フアゲート１４に送出するので、Ｄ−FF１０、
INV５を通つたこのデータによりＨレベルの
“データストローブ”が相手側に送出される。
６，７、Ｄ−FF１１、INV３を介してCPUに入
力し、CPU１からアドレスＢとデータD1がバツ
フアゲート１４に送出するので、Ｄ−FF１０、
INV５を通つたこのデータによりＨレベルの
“データストローブ”が相手側に送出される。
そこで、相手側からＬレベルの“レシーブ
OK”が入力するので、次のワードの並列データ
がバツフアゲート１３を介して相手側に送出され
る。
OK”が入力するので、次のワードの並列データ
がバツフアゲート１３を介して相手側に送出され
る。
これを繰り返して所定バイト長のデータが送出
される。
される。
次に、受信部ではCPUからアドレスＣとデー
タD0とをバツフアゲート１５に送出するので、
Ｄ−FF２４、INV２３を通つたこのデータによ
りＬレベルの“レシーブOK”が相手側に送出さ
れる。これに対して、相手側よりＬレベルの“デ
ータ送出中”が割り込み要求としてINV１９、
Ｄ−FF２６、INV２０、ANDゲート１６を介し
てCPUに入力される。
タD0とをバツフアゲート１５に送出するので、
Ｄ−FF２４、INV２３を通つたこのデータによ
りＬレベルの“レシーブOK”が相手側に送出さ
れる。これに対して、相手側よりＬレベルの“デ
ータ送出中”が割り込み要求としてINV１９、
Ｄ−FF２６、INV２０、ANDゲート１６を介し
てCPUに入力される。
CPUはアドレスＡをアドレスデコーダ２を介
して、Ｒ／Ｗ−CKをINV８を介してバツフアゲ
ート１２に送出するので、転送された最初のワー
ドの並列データがバツフアゲート１２を介して
CPUに読み込まれる。
して、Ｒ／Ｗ−CKをINV８を介してバツフアゲ
ート１２に送出するので、転送された最初のワー
ドの並列データがバツフアゲート１２を介して
CPUに読み込まれる。
以下、送信部と同様にＬレベルの“データスト
ローブ”の受信、Ｈレベルの“レシーブOK”の
送信、Ｈレベルの“レシーブOK”の送信、Ｈレ
ベルの“データストローブ”の受信をINV１７
〜２３、Ｄ−FF２４〜２７、ANDゲート１６、
バツフアゲート１５を用いて行つて最初のワード
のデータの受信が終了する。
ローブ”の受信、Ｈレベルの“レシーブOK”の
送信、Ｈレベルの“レシーブOK”の送信、Ｈレ
ベルの“データストローブ”の受信をINV１７
〜２３、Ｄ−FF２４〜２７、ANDゲート１６、
バツフアゲート１５を用いて行つて最初のワード
のデータの受信が終了する。
即ち、所定のハンドシエイク方法でデータを転
送する際、CPUがバツフアゲートやＤ−FFを直
接駆動しなければならず、CPUの処理にかなり
依存している。
送する際、CPUがバツフアゲートやＤ−FFを直
接駆動しなければならず、CPUの処理にかなり
依存している。
この為、並列データの入出力速度はCPUのク
ロツク速度、プログラムの処理能力によつて決定
され、データの高速転送が困難であると云う問題
点がある。
ロツク速度、プログラムの処理能力によつて決定
され、データの高速転送が困難であると云う問題
点がある。
上記の問題点は第１図に示すデータ転送装置に
より解決される。
より解決される。
３０はCPUが転送すべき所定バイト数のデー
タを書き込み、読み出す送信記憶手段で、３１は
該送信記憶手段に書き込んだ該データのバイト数
に対応するカウント値と、読み出して転送した該
データのバイト数に対応するカウント値とが一致
した時に転送終了信号を送信制御手段に送出する
比較手段である。３２ｂは「データ送信中」送信
部分、「データストローブ」送信部分、「レシーブ
可」受信部分を有し、第１、第２の要求が印加し
た時、対応する送信部分から「データ送出中」、
「データストローブ」を送信し、「レシーブ可」を
受信した時は対応する受信部分から検出信号を送
出する送信側要求・応答手段、３２ａはCPUか
らの転送開始トリガと「レシーブ可」検出信号が
印加した時、該第１、第２の要求を送出、該送信
記憶手段からデータを読み出して転送する送信制
御手段である。
タを書き込み、読み出す送信記憶手段で、３１は
該送信記憶手段に書き込んだ該データのバイト数
に対応するカウント値と、読み出して転送した該
データのバイト数に対応するカウント値とが一致
した時に転送終了信号を送信制御手段に送出する
比較手段である。３２ｂは「データ送信中」送信
部分、「データストローブ」送信部分、「レシーブ
可」受信部分を有し、第１、第２の要求が印加し
た時、対応する送信部分から「データ送出中」、
「データストローブ」を送信し、「レシーブ可」を
受信した時は対応する受信部分から検出信号を送
出する送信側要求・応答手段、３２ａはCPUか
らの転送開始トリガと「レシーブ可」検出信号が
印加した時、該第１、第２の要求を送出、該送信
記憶手段からデータを読み出して転送する送信制
御手段である。
４１は印加する第３の要求の数をカウントして
カウント値を送出する受信カウント手段、４０は
受信した転送データが、該受信データカウント手
段が送出したカウント値に対応するアドレスに書
き込まれ、読み出される受信記憶手段、４２ｂは
「レシーブ可」送信部分、「データ送信中」受信部
分、「データストローブ」受信部分を有し、該第
３の要求が印加した時、対応する送信部分から
「レシーブ可」を送信するが、「データ送出中」、
「データストローブ」を受信した時は対応する受
信部分から検出信号を送出する受信側要求・応答
手段、４２ａは受信可能状態であることを検出し
た時、該第３の要求を送出すると共に、受信した
転送データの該受信記憶手段への書き込みを制御
し、所定バイト数のデータが書き込まれた時、転
送終了信号を該CPUに送出する受信制御手段で
ある。
カウント値を送出する受信カウント手段、４０は
受信した転送データが、該受信データカウント手
段が送出したカウント値に対応するアドレスに書
き込まれ、読み出される受信記憶手段、４２ｂは
「レシーブ可」送信部分、「データ送信中」受信部
分、「データストローブ」受信部分を有し、該第
３の要求が印加した時、対応する送信部分から
「レシーブ可」を送信するが、「データ送出中」、
「データストローブ」を受信した時は対応する受
信部分から検出信号を送出する受信側要求・応答
手段、４２ａは受信可能状態であることを検出し
た時、該第３の要求を送出すると共に、受信した
転送データの該受信記憶手段への書き込みを制御
し、所定バイト数のデータが書き込まれた時、転
送終了信号を該CPUに送出する受信制御手段で
ある。
本発明はCPUが所定バイト数のデータを相手
側に転送する際、送信部では転送すべき全てのデ
ータを一旦、記憶手段３０に書き込んだ後、この
CPUからの転送開始トリガと送信側要求・応答
手段から「レシーブ可」検出信号が送信制御手段
３２に加えられる。
側に転送する際、送信部では転送すべき全てのデ
ータを一旦、記憶手段３０に書き込んだ後、この
CPUからの転送開始トリガと送信側要求・応答
手段から「レシーブ可」検出信号が送信制御手段
３２に加えられる。
そこで、CPU制御から切り離されて送信制御
手段の制御により定められたハンドシエイク方法
に従つて、送信側要求・応答手段と送信記憶手段
から相手側の受信部に「データ送出中」、「データ
ストローブ」が送信されると共に、データが転送
されるが、この転送は比較手段３１で該送信記憶
手段３０に書き込まれたバイト数と転送されたバ
イト数とが一致したことが比較手段３１で検出さ
れれば終了する。
手段の制御により定められたハンドシエイク方法
に従つて、送信側要求・応答手段と送信記憶手段
から相手側の受信部に「データ送出中」、「データ
ストローブ」が送信されると共に、データが転送
されるが、この転送は比較手段３１で該送信記憶
手段３０に書き込まれたバイト数と転送されたバ
イト数とが一致したことが比較手段３１で検出さ
れれば終了する。
一方、受信部では受信可能状態であれば受信制
御手段４２の制御により定められたハンドシエイ
ク方法に従つて、受信側要求・応答手段から「レ
シーブ可」を送信部に、「データ送出中」検出信
号と「データストローブ」検出信号が受信制御手
段に送出されると共に、転送データが受信記憶手
段４０に書き込まれるが、書き込まれたデータの
バイト数は受信データカウント手段でカウントさ
れる。
御手段４２の制御により定められたハンドシエイ
ク方法に従つて、受信側要求・応答手段から「レ
シーブ可」を送信部に、「データ送出中」検出信
号と「データストローブ」検出信号が受信制御手
段に送出されると共に、転送データが受信記憶手
段４０に書き込まれるが、書き込まれたデータの
バイト数は受信データカウント手段でカウントさ
れる。
そして、全てのデータの書き込みが終了すると
受信制御手段より転送終了がCPUに通知される
ので、CPUは該受信データカウント手段のカウ
ント値を読んでそのカウント値に対応するバイト
数のデータを該受信記憶手段から読み出す。
受信制御手段より転送終了がCPUに通知される
ので、CPUは該受信データカウント手段のカウ
ント値を読んでそのカウント値に対応するバイト
数のデータを該受信記憶手段から読み出す。
即ち、データ転送の際にはCPUは転送開始の
トリガを送信制御手段に送出すれば、その後は送
信制御手段の制御により定められたハンドシエイ
ク方法に従つて、ハードウエアで構成した送信側
要求・応答手段と送信記憶手段から受信部に要
求・応答やデータを送出するので、データ転送速
度は受信部の処理速度に依存し、高速なデータ転
送が可能となる。
トリガを送信制御手段に送出すれば、その後は送
信制御手段の制御により定められたハンドシエイ
ク方法に従つて、ハードウエアで構成した送信側
要求・応答手段と送信記憶手段から受信部に要
求・応答やデータを送出するので、データ転送速
度は受信部の処理速度に依存し、高速なデータ転
送が可能となる。
第２図は本発明の実施例のブロツク図を示す。
又、送信RAM３０１、バツフアゲート３０２
は送信記憶手段３０の構成部分、入力カウンタ３
１１、送信カウンタ３１２、セレクタ３１３、比
較器３１４は比較手段３１の構成部分、送信制御
器３２１、データ送出中送信器３２２、データス
トローブ送信器３２３、レシーブOK受信器３２
４は送信制御手段３２の構成部分、受信RAM４
０１、バツフア３０２（共通）は受信記憶手段の
構成部分、受信カウンタ４１１、セレクタ４１２
は受信データカウント手段４１の構成部分、受信
制御器４２１、データストローブ受信器４２２、
レシーブOK送信器４２３、データ送出中送信器
４２４は受信制御手段４２の構成部分である。
は送信記憶手段３０の構成部分、入力カウンタ３
１１、送信カウンタ３１２、セレクタ３１３、比
較器３１４は比較手段３１の構成部分、送信制御
器３２１、データ送出中送信器３２２、データス
トローブ送信器３２３、レシーブOK受信器３２
４は送信制御手段３２の構成部分、受信RAM４
０１、バツフア３０２（共通）は受信記憶手段の
構成部分、受信カウンタ４１１、セレクタ４１２
は受信データカウント手段４１の構成部分、受信
制御器４２１、データストローブ受信器４２２、
レシーブOK送信器４２３、データ送出中送信器
４２４は受信制御手段４２の構成部分である。
尚、全図を通じて同一符号は同一対象物を示
す。
す。
以下、送信制御器３２１及び受信制御器４２１
は第３図ａ及びｂに示すハンドシエイク方法でデ
ータ転送が行われる様に送信部及び受信部の動作
を制御する機能（例えば、ロジツク回路で構成）
を持つているとして第２図により動作の説明をす
る。
は第３図ａ及びｂに示すハンドシエイク方法でデ
ータ転送が行われる様に送信部及び受信部の動作
を制御する機能（例えば、ロジツク回路で構成）
を持つているとして第２図により動作の説明をす
る。
先ず、CPU（図示せず）は転送すべきバイト数
のデータを送信RAM３０１に書き込まなけらば
ならないので、ここからＷ−CKを送信制御器３
２１と入力カウンタ３１１に加える。そこで、送
信制御器からのセレクタ切替信号でセレクタ３１
３はCPUアドレス側をセレクトすると共に、送
信RAMにＷ−CKが加えられる。
のデータを送信RAM３０１に書き込まなけらば
ならないので、ここからＷ−CKを送信制御器３
２１と入力カウンタ３１１に加える。そこで、送
信制御器からのセレクタ切替信号でセレクタ３１
３はCPUアドレス側をセレクトすると共に、送
信RAMにＷ−CKが加えられる。
そこで、セレクタを介して送信RAM３０１に
加えられたアドレスに対応する領域にデータが書
き込まれるが、これに対応して入力カウンタはＷ
−CKをカウントする。そして、所定バイト数の
データが書き込まれると書き込みは停止し、入力
カウンタは対応するカウント値となる。送信制御
器３２１はセレクタ３３を送信カウンタ側に戻
す。
加えられたアドレスに対応する領域にデータが書
き込まれるが、これに対応して入力カウンタはＷ
−CKをカウントする。そして、所定バイト数の
データが書き込まれると書き込みは停止し、入力
カウンタは対応するカウント値となる。送信制御
器３２１はセレクタ３３を送信カウンタ側に戻
す。
一方、相手側より“レシーブOK”がレシーブ
OK受信器３２４を介して送信制御器３２１に加
えられ、ここからIRQがCPUに送られていると
すると、送信RAMへの書き込みが終了している
ので、CPUからアドレスとデータが転送開始ト
リガとして送信制御器３２１を介してデータ送出
中送信器３２２に加えられるので、ここからＬレ
ベルの“データ送出中”が送出される。
OK受信器３２４を介して送信制御器３２１に加
えられ、ここからIRQがCPUに送られていると
すると、送信RAMへの書き込みが終了している
ので、CPUからアドレスとデータが転送開始ト
リガとして送信制御器３２１を介してデータ送出
中送信器３２２に加えられるので、ここからＬレ
ベルの“データ送出中”が送出される。
その後、送信制御器３２１からＲ−CKが送信
RAM３０１に、Ｌレベルの“レシーブOK”が
送信カウンタ３２１に送られるので、送信カウン
タはこれをカウントし、カウント値に対応するア
ドレスがセレクタ３１１を介して送信RAMに送
出される。そこで、最初のワードのデータが読み
出されてバツフアゲート３０２を介して送出され
る。
RAM３０１に、Ｌレベルの“レシーブOK”が
送信カウンタ３２１に送られるので、送信カウン
タはこれをカウントし、カウント値に対応するア
ドレスがセレクタ３１１を介して送信RAMに送
出される。そこで、最初のワードのデータが読み
出されてバツフアゲート３０２を介して送出され
る。
そして、データ送出後、時間t1経過した後にＬ
レベルの“データストローブ”がデータストロー
ブ送信器３２３より送出され、これに対して相手
側よりＨレベルの“レシーブOK”がレシーブ
OK受信器３２４を介して送信制御器３２１に加
えられる。
レベルの“データストローブ”がデータストロー
ブ送信器３２３より送出され、これに対して相手
側よりＨレベルの“レシーブOK”がレシーブ
OK受信器３２４を介して送信制御器３２１に加
えられる。
そこで、ここの制御でＨレベルの“データスト
ローブ”がデータストローブ送信器より送出さ
れ、相手側よりＬの“レシーブOK”が再びレシ
ーブOK受信器３２４を介して送信制御器に加え
られ、ここから送信カウンタ３１２に加えられる
のでカウント値がアツプして比較器３１４に加え
られると共に、この値がアドレスに対応する値と
してセレクタ３１３を介して送信RAMに加えら
れ、次のワードのデータが読み出されて相手側に
転送される。
ローブ”がデータストローブ送信器より送出さ
れ、相手側よりＬの“レシーブOK”が再びレシ
ーブOK受信器３２４を介して送信制御器に加え
られ、ここから送信カウンタ３１２に加えられる
のでカウント値がアツプして比較器３１４に加え
られると共に、この値がアドレスに対応する値と
してセレクタ３１３を介して送信RAMに加えら
れ、次のワードのデータが読み出されて相手側に
転送される。
これを繰り返し、送信カウンタのカウント値が
入力カウンタのカウント値と一致すると所定バイ
ト数、即ち最後のワードまで転送したことにな
り、待機状態となる。
入力カウンタのカウント値と一致すると所定バイ
ト数、即ち最後のワードまで転送したことにな
り、待機状態となる。
一方、第２図の点線より上の受信部では、
CPUよりの制御（アドレスとデータ）でレシー
ブOK送信器４２３よりＬレベルの“レシーブ
OK”を相手側に送出すると共に受信カウンタは
これをカウントする。
CPUよりの制御（アドレスとデータ）でレシー
ブOK送信器４２３よりＬレベルの“レシーブ
OK”を相手側に送出すると共に受信カウンタは
これをカウントする。
次に、相手側よりＬレベルの“データ送出中”
がデータ送出中受信器４２４を介して受信制御器
４２１に加えられ、ほぼ同時にバツフアゲート３
０２を通つた最初のワードのデータが受信RAM
４０１の受信カウンタのカウント値に対応するア
ドレスの所に書き込れる。尚、セレクタ４１２は
受信制御器により受信カウンタ側に切り替えられ
ている。
がデータ送出中受信器４２４を介して受信制御器
４２１に加えられ、ほぼ同時にバツフアゲート３
０２を通つた最初のワードのデータが受信RAM
４０１の受信カウンタのカウント値に対応するア
ドレスの所に書き込れる。尚、セレクタ４１２は
受信制御器により受信カウンタ側に切り替えられ
ている。
そして、時間t1経過後にＬレベルの“データス
トローブ”をデータストローブ受信器４２２で受
信した後、相手側にＨレベルの“レシーブOK”
を送出し、Ｈレベルの“データストローブ”を受
信すると、再びＬレベルの“レシーブOK”を相
手側に送出し、次のワードのデータが受信される
が、Ｌレベルの“レシーブOK”の立下りを受信
カウンタ４１１はカウントする。
トローブ”をデータストローブ受信器４２２で受
信した後、相手側にＨレベルの“レシーブOK”
を送出し、Ｈレベルの“データストローブ”を受
信すると、再びＬレベルの“レシーブOK”を相
手側に送出し、次のワードのデータが受信される
が、Ｌレベルの“レシーブOK”の立下りを受信
カウンタ４１１はカウントする。
これを繰り返して全てのデータが転送されると
受信制御器４２１からIRQがCPUに送出される
ので、CPUは受信カウンタのカウント値を読み、
その値に対応するアドレスまでセレクタを介して
受信RAMに加え、全ての転送データを読み出
す。
受信制御器４２１からIRQがCPUに送出される
ので、CPUは受信カウンタのカウント値を読み、
その値に対応するアドレスまでセレクタを介して
受信RAMに加え、全ての転送データを読み出
す。
即ち、CPUからの転送開始トリガにより送信
制御部と送信側要求・応答手段及び受信制御部と
受信側要求・応答手段を用いてハードウエアでハ
ンドシエイク方法でデータの転送を行うので輝度
なデータ転送が可能となる。
制御部と送信側要求・応答手段及び受信制御部と
受信側要求・応答手段を用いてハードウエアでハ
ンドシエイク方法でデータの転送を行うので輝度
なデータ転送が可能となる。
以上詳細に説明した様に本発明によれば、高速
なデータ転送が可能になると云う効果がある。
なデータ転送が可能になると云う効果がある。
第１図は本発明の原理ブロツク図、第２図は本
発明の実施例のブロツク図、第３図はハンドシエ
イクインターフエイスのタイムチヤート、第４図
は従来例のブロツク図を示す。 図において、３０は送信記憶手段、３１は比較
手段、３２ａは送信制御手段、３２ｂは送信側要
求・応答手段、４０は受信記憶手段、４１は受信
データカウント手段、４２ａは受信制御手段、４
２ｂは受信側要求・応答手段を示す。
発明の実施例のブロツク図、第３図はハンドシエ
イクインターフエイスのタイムチヤート、第４図
は従来例のブロツク図を示す。 図において、３０は送信記憶手段、３１は比較
手段、３２ａは送信制御手段、３２ｂは送信側要
求・応答手段、４０は受信記憶手段、４１は受信
データカウント手段、４２ａは受信制御手段、４
２ｂは受信側要求・応答手段を示す。
Claims (1)
- 【特許請求の範囲】 １ データをハンドシエイク方法で転送する際、 送信部に、転送すべき所定バイト数のデータが
書き込まれ、読み出される送信記憶手段３０と、
該送信記憶手段に書き込まれたデータのバイト数
に対応するカウント値と、読み出されたデータの
バイト数に対応するカウント値とが一致した時に
転送終了信号を送信制御手段に送出する比較手段
３１と、 「データ送信中」送信部分、「データストロー
ブ」送信部分、「レシーブ可」受信部分を有し、
第１、第２の要求が印加した時、対応する送信部
分から「データ送出中」、「データストローブ」を
送信し、「レシーブ可」を受信した時は対応する
受信部分から検出信号を送出する送信側要求・応
答手段３２ｂと、 CPUからの転送開始トリガと「レシーブ可」
検出信号が印加した時、該第１、第２の要求を送
出し、該送信記憶手段からデータを読み出して転
送する送信制御手段３２ａとを設け、 該受信部に、印加する第３の要求の数をカウン
トしてカウント値を送出する受信データカウント
手段４１と、受信した転送データが、該受信デー
タカウント手段が送出したカウント値に対応する
アドレスに書き込まれ、読み出される受信記憶手
段４０と、 「レシーブ可」送信部分、「データ送信中」受
信部分、「データストローブ」受信部分を有し、
該第３の要求が印加した時、対応する送信部分か
ら「レシーブ可」を送信するが、「データ送出
中」、「データストローブ」を受信した時は対応す
る受信部分から検出信号を送出する受信側要求・
応答手段４２ｂと、 受信可能状態であることを検出した時、該第３
の要求を送出すると共に、受信した転送データの
該受信記憶手段への書き込みを制御し、所定バイ
ト数のデータが書き込まれた時、転送終了信号を
該CPUに送出する受信制御手段４２ａとを設け
たことを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038923A JPS63276944A (ja) | 1987-02-20 | 1987-02-20 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038923A JPS63276944A (ja) | 1987-02-20 | 1987-02-20 | デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276944A JPS63276944A (ja) | 1988-11-15 |
| JPH0521464B2 true JPH0521464B2 (ja) | 1993-03-24 |
Family
ID=12538741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62038923A Granted JPS63276944A (ja) | 1987-02-20 | 1987-02-20 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276944A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6163141A (ja) * | 1984-09-04 | 1986-04-01 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御方式 |
| JPS61271556A (ja) * | 1985-05-28 | 1986-12-01 | Oki Electric Ind Co Ltd | ダイレクトメモリアクセス方式 |
| JPS62199142A (ja) * | 1986-02-27 | 1987-09-02 | Usac Electronics Ind Co Ltd | デ−タ送信方式 |
-
1987
- 1987-02-20 JP JP62038923A patent/JPS63276944A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6163141A (ja) * | 1984-09-04 | 1986-04-01 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御方式 |
| JPS61271556A (ja) * | 1985-05-28 | 1986-12-01 | Oki Electric Ind Co Ltd | ダイレクトメモリアクセス方式 |
| JPS62199142A (ja) * | 1986-02-27 | 1987-09-02 | Usac Electronics Ind Co Ltd | デ−タ送信方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276944A (ja) | 1988-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0009678B1 (en) | Computer input/output apparatus | |
| US4527233A (en) | Addressable buffer circuit with address incrementer independently clocked by host computer and external storage device controller | |
| US5109490A (en) | Data transfer using bus address lines | |
| US4999769A (en) | System with plural clocks for bidirectional information exchange between DMA controller and I/O devices via DMA bus | |
| US20080086578A1 (en) | Integrated circuit device having send/receive macro for serial transfer bus | |
| US5068785A (en) | Bus control for small computer system interface with transfer indication preceding final word transfer and buffer empty indication preceding receipt acknowledgement | |
| US4954983A (en) | Data driver for multiple mode buffered processor-peripheral data transfer with selective return of data to processor | |
| US5287486A (en) | DMA controller using a programmable timer, a transfer counter and an or logic gate to control data transfer interrupts | |
| US4365296A (en) | System for controlling the duration of the time interval between blocks of data in a computer-to-computer communication system | |
| US6807609B1 (en) | Interleaving read and write operations on a bus and minimizing buffering on a memory module in a computer system | |
| US5228129A (en) | Synchronous communication interface for reducing the effect of data processor latency | |
| KR20010013137A (ko) | 통신 ｄｍａ 장치 | |
| JPH0521464B2 (ja) | ||
| JP2624388B2 (ja) | Ｄｍａ装置 | |
| JPH0581165A (ja) | データ転送回路 | |
| JP3193155B2 (ja) | Ｄｍａ制御方式 | |
| JPH10116245A (ja) | Ｄｍａ制御装置 | |
| KR0170742B1 (ko) | 엠버스를 이용한 데이터 전송 방법 | |
| JPS6049465A (ja) | マイクロコンピユ−タ間のデ−タ転送方法 | |
| JP2581041B2 (ja) | デ−タ処理装置 | |
| JPH05298239A (ja) | ダイレクト・メモリー・アクセス制御回路 | |
| JPH0749833A (ja) | パラレルインタフェース回路 | |
| JPH0235500B2 (ja) | ||
| JPS63187943A (ja) | 通信制御装置 | |
| KR950033853A (ko) | 고속정보전송이 가능한 인터페이스회로를 갖는 컴퓨터시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |