JPS61271556A - ダイレクトメモリアクセス方式 - Google Patents
ダイレクトメモリアクセス方式Info
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- JPS61271556A JPS61271556A JP60113142A JP11314285A JPS61271556A JP S61271556 A JPS61271556 A JP S61271556A JP 60113142 A JP60113142 A JP 60113142A JP 11314285 A JP11314285 A JP 11314285A JP S61271556 A JPS61271556 A JP S61271556A
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- Japan
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- memory access
- circuit
- direct memory
- channel
- cpu
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は通信制御装置におけるダイレクトメモリツクセ
ス方式に関するものである。
ス方式に関するものである。
（従来の技術）
従来、通信制御装置において、送信データをデータ格納
用メモリ（以下メモリと略称する）から回線制御回路（
以下ＤＬＣと略称する）にセットする場合や、ＤＬＣか
らの受信データをメモリに格納する場合には、データ伝
送制御の高速化を図るためへダイレクトメモリアクセス
コントローラ（以下ＤＭＡＣと略称する）により、メモ
リとＤＬＣとを直接制御するダイレクトメモリアクセス
方式が用いられる（例えば、特開昭５９−２３６５９号
公報）・第２図は従来の通信制御装置の構成例を示すブ
ロック図である。同図において、１はマイクロプロセッ
サ（以下ＣＰＵと略称する）、２はメモリ、３はＤＭＡ
Ｃ，４はＤＬＣである。ＣＰＵ １とＤＭＡＣ３及びＤ
ＬＣ４とは複数本の制御パス５で接続され、ＣＰＵＩ−
メモリ２間はデータバス６、メモリ２− ＤＬＣ４間は
データバス７で接続される。ＤＭＡＣ３はそれぞれ制御
線８，９を介してメモリ２及びＤＬＣ４を直接制御する
。ＤＬＣ４は信号線１０を介してダイレクトメモリアク
セス要求信号（以下、ＤＲＱ信号と略称する）をＤＭＡ
Ｃ３に送出し、信号線１１を介して割込信号をＣＰＵ
１に送出する。
用メモリ（以下メモリと略称する）から回線制御回路（
以下ＤＬＣと略称する）にセットする場合や、ＤＬＣか
らの受信データをメモリに格納する場合には、データ伝
送制御の高速化を図るためへダイレクトメモリアクセス
コントローラ（以下ＤＭＡＣと略称する）により、メモ
リとＤＬＣとを直接制御するダイレクトメモリアクセス
方式が用いられる（例えば、特開昭５９−２３６５９号
公報）・第２図は従来の通信制御装置の構成例を示すブ
ロック図である。同図において、１はマイクロプロセッ
サ（以下ＣＰＵと略称する）、２はメモリ、３はＤＭＡ
Ｃ，４はＤＬＣである。ＣＰＵ １とＤＭＡＣ３及びＤ
ＬＣ４とは複数本の制御パス５で接続され、ＣＰＵＩ−
メモリ２間はデータバス６、メモリ２− ＤＬＣ４間は
データバス７で接続される。ＤＭＡＣ３はそれぞれ制御
線８，９を介してメモリ２及びＤＬＣ４を直接制御する
。ＤＬＣ４は信号線１０を介してダイレクトメモリアク
セス要求信号（以下、ＤＲＱ信号と略称する）をＤＭＡ
Ｃ３に送出し、信号線１１を介して割込信号をＣＰＵ
１に送出する。
次に、第２図及び第３図を用いて動作を説明する。第３
図は回線から受信データを受信する場合の１例を示すシ
ーケンスチャートである。
図は回線から受信データを受信する場合の１例を示すシ
ーケンスチャートである。
まず、ＣＰＵＩは受信開始の以前に制御バス５を介して
ＤＭＡＣ３に転送カウント数、転送先のメモリ２のアド
レス等を初期設定する（第３図■）。次に、ＤＬＣ４に
受信コマンド等を初期設定する（第３図■）。これによ
りＤＭＡＣ３及びＤＬＣ４が受信待状態となる。
ＤＭＡＣ３に転送カウント数、転送先のメモリ２のアド
レス等を初期設定する（第３図■）。次に、ＤＬＣ４に
受信コマンド等を初期設定する（第３図■）。これによ
りＤＭＡＣ３及びＤＬＣ４が受信待状態となる。
次に、ＤＬＣ４が回線より電文を受信し、ＤＬＣ４内の
図示せぬバッファにデータがセットされると、ＤＬＣ４
ハＤＭＡＣ３Ｋ対シテ信号線１ｏを介１．テＤＲＱ信号
を出す（第３図■）。このＤＲＱ信号により、ＤＭＡＣ
３がメモリ２及びＤＬＣ４を制御し、ＤＬＣ４＋７）バ
ッファ内のデータをメモリ２に格納する（第３図■）。
図示せぬバッファにデータがセットされると、ＤＬＣ４
ハＤＭＡＣ３Ｋ対シテ信号線１ｏを介１．テＤＲＱ信号
を出す（第３図■）。このＤＲＱ信号により、ＤＭＡＣ
３がメモリ２及びＤＬＣ４を制御し、ＤＬＣ４＋７）バ
ッファ内のデータをメモリ２に格納する（第３図■）。
以下、該バッファにデータがセットされる毎にＤＭＡＣ
３がデータをメモリ２に格納しつづけ、この間ＣＰＵ
１が介在する必要は無い。
３がデータをメモリ２に格納しつづけ、この間ＣＰＵ
１が介在する必要は無い。
受信電文の終りをＤＬＣ４が検出するとＤＬＣ４はＣＰ
Ｕ １に対して割込信号により受信完了を通知する（第
３図■）。この結果、ＣＰＵ １は現在実行中の処理を
中断し、割込信号に対する割込処理を開始する（第３図
■〕。この割込処理においてＣＰＵＩは受信完了したバ
ッファのアドレスや転送シたデータのカウント数を知る
ためＤＭＡＣ３の内部レジスタを読み込む（第３図の）
。更に、次の電文受信のために、転送カウント数、転送
１先のメモリ２のアドレス等を再設定しく第３図■）、
必要に応じテＤＬｃ４を再設定しステータスレジスタの
リードを行ない（第３図■） 、ＤＭＡＣ３及びＤＬＣ
４は受信待状態となる。このように、ＣＰＵ１がデータ
転送の初期設定と次の電文受信のための再設定を行い、
データ転送中はＤＭＡＣ３が制御を行なうことにより高
速のデータ転送を実現していた。
Ｕ １に対して割込信号により受信完了を通知する（第
３図■）。この結果、ＣＰＵ １は現在実行中の処理を
中断し、割込信号に対する割込処理を開始する（第３図
■〕。この割込処理においてＣＰＵＩは受信完了したバ
ッファのアドレスや転送シたデータのカウント数を知る
ためＤＭＡＣ３の内部レジスタを読み込む（第３図の）
。更に、次の電文受信のために、転送カウント数、転送
１先のメモリ２のアドレス等を再設定しく第３図■）、
必要に応じテＤＬｃ４を再設定しステータスレジスタの
リードを行ない（第３図■） 、ＤＭＡＣ３及びＤＬＣ
４は受信待状態となる。このように、ＣＰＵ１がデータ
転送の初期設定と次の電文受信のための再設定を行い、
データ転送中はＤＭＡＣ３が制御を行なうことにより高
速のデータ転送を実現していた。
（発明が解決しようとする問題点）
しかしながら、前記構成のメモリアクセス方式では次の
ような問題点がある。
ような問題点がある。
データ転送中は高速のデータ転送が可能であっても、−
電文受ける毎に、ＣＰＵＩが次の電文受信のための再設
定を行なう必要があるため連続受信が不可能であった。
電文受ける毎に、ＣＰＵＩが次の電文受信のための再設
定を行なう必要があるため連続受信が不可能であった。
更に、次の電文受信のためにできる限り、早く再設定を
行なう必要性が有ることがらＤＬＣ４からの割込信号の
優先度を高くすると共に、ＤＬＣ４からの割込により、
ＣＰＵ１はそれまで行っていた処理を中断しＤＬＣ４側
の処理を行なう必要があるためＣＰＵ １のプログラム
に制約を与えていた。この制約により例えば、オにレー
ティングシステム（以下Ｏ８）やモニタプログラムを改
造したり、専用に開発する必要が生じていた。
行なう必要性が有ることがらＤＬＣ４からの割込信号の
優先度を高くすると共に、ＤＬＣ４からの割込により、
ＣＰＵ１はそれまで行っていた処理を中断しＤＬＣ４側
の処理を行なう必要があるためＣＰＵ １のプログラム
に制約を与えていた。この制約により例えば、オにレー
ティングシステム（以下Ｏ８）やモニタプログラムを改
造したり、専用に開発する必要が生じていた。
また、優先度の高い割込を使用するハードウェアの同時
動作を禁止する必要がありシステム的な制約を与えてい
た。
動作を禁止する必要がありシステム的な制約を与えてい
た。
第２図の例ではデータの受信について説明したが、メモ
リ２内の複数の電文を回線へ送出する際にも同様に電文
送出毎にＣＰＵ １がＤＭＡＣ３の再設定を行なう必要
があり前述の受信動作と同じ理由により、連続送信が不
可能であったりＣＰＵ １のプログラムに制約を与える
という欠点があった。
リ２内の複数の電文を回線へ送出する際にも同様に電文
送出毎にＣＰＵ １がＤＭＡＣ３の再設定を行なう必要
があり前述の受信動作と同じ理由により、連続送信が不
可能であったりＣＰＵ １のプログラムに制約を与える
という欠点があった。
本発明は上記問題点を除去し、ＤＭＡＣの性能を十分生
かした高速の連続送受信可能なダイレクトメモリアクセ
ス方式を提供することを目的とする。
かした高速の連続送受信可能なダイレクトメモリアクセ
ス方式を提供することを目的とする。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、マイクロプロセ
ッサ、ダイレクトメモリアクセスコントローラ、メモリ
及び入出力制御装置を備えた通信制御装置におけるダイ
レクトメモリアクセス方式において、前記ダイレクトメ
モリアクセスコントローラに設けられた複数のダイレク
トメモリアクセス回路と、前記ダイレクトメモリアクセ
ス回路の各々の使用の可／否をセット／リセット状態に
より記憶する第１の記憶回路と、第１の記憶回路の内容
に応じて前記ダイレクトメモリアクセス回路全選択する
選択回路と、ダイレクトメモリアクセス要求信号を前記
選択回路で選択されたダイレクトメモリアクセス回路に
出力する出力回路と、ダイレクトメモリアクセスの終了
を指示する割込％信号により、前記選択されたダイレク
トメモリアクセス回路の番号を記憶すると共にマイクロ
プロセッサに通知する第２の記憶回路と、前記割込り信
号により前記選択されたダイレクトメモリアクセス回路
に対応する第１の記憶回路の内容をリセットする回路、
とを有することを特徴とするダイレクトメモリアクセス
方式。
ッサ、ダイレクトメモリアクセスコントローラ、メモリ
及び入出力制御装置を備えた通信制御装置におけるダイ
レクトメモリアクセス方式において、前記ダイレクトメ
モリアクセスコントローラに設けられた複数のダイレク
トメモリアクセス回路と、前記ダイレクトメモリアクセ
ス回路の各々の使用の可／否をセット／リセット状態に
より記憶する第１の記憶回路と、第１の記憶回路の内容
に応じて前記ダイレクトメモリアクセス回路全選択する
選択回路と、ダイレクトメモリアクセス要求信号を前記
選択回路で選択されたダイレクトメモリアクセス回路に
出力する出力回路と、ダイレクトメモリアクセスの終了
を指示する割込％信号により、前記選択されたダイレク
トメモリアクセス回路の番号を記憶すると共にマイクロ
プロセッサに通知する第２の記憶回路と、前記割込り信
号により前記選択されたダイレクトメモリアクセス回路
に対応する第１の記憶回路の内容をリセットする回路、
とを有することを特徴とするダイレクトメモリアクセス
方式。
（作用〕
本発明によれば、以上のようにダイレクトメモリアクセ
ス方式を構成したので技術的手段は次のように作用する
。例えば、マイクロプロセッサにより使用可能なダイレ
クトメモリアクセス回路に対応した第１の記憶回路の内
容をセットすると、選択回路は使用可能なダイレクトメ
モリアクセス回路のうち１つを選択するように働き、出
力回路はダイレクトメモリアクセス要求信号（受信時は
入出力制御装置、送信時はダイレクトメモリアクセスコ
ントローラより入力される）を選択されたダイレクトメ
モリアクセス回路に出力するように働く。この信号を受
取ったダイレクトメモリアクセス回路はメモリと入出力
制御装置を直接制御してダイレクトメモリアクセス（Ｄ
ＭＡ ）動作ヲ行なうように働く。このＤＭＡ動作を終
了すると、割込信号（受信時は入出力制御装置、送信時
はダイレクトメモリアクセスコントローラより入力され
る）により、第２の記憶回路は選択されたダイレクトメ
モリアクセス回路の番号を記憶すると共に、マイクロプ
ロセッサに通知するように働き、リセット回路はこのＤ
ＭＡ動作を実行したダイレクトメモリアクセス回路に対
応する第１の記憶回路の内容をリセッ）・するように働
く。従って、マイクロプロセッサは他の処理を行なって
いなければ、この割込処理を実行し、他の処理中であれ
ばこのダイレクトメモリアクセス回路の割込を保留する
。従って、保留の場合には、次のＤＭＡ動作は第１の記
憶回路、選択回路及び出力回路により選択された次のダ
イレクトメモリアクセス回路で実行され、このＤＭＡ動
作終了後、割込信号によりこのダイレクトメモリアクセ
ス回路の番号を第２の記憶回路で記憶すると共にマイク
ロプロセッサに割込を通知し、対応する第１の記憶回路
の内容をリセットする。従って、割込信号の入力毎に、
ダイレクトメモリアクセス回路を次々に切替えてダイレ
クトメモリアクセス動作を行なうことができるので、高
速の連続送受信が可能となる。また、使用済のダイレク
トメモリアクセス回路に対する再設定及び割込処理は全
てのダイレクトメモリアノセス回路が使用済になるまで
にマイクロプロセッサの他の処理の終了時又は区切りの
良い所で行なえばよいのでマイクロプロセッサの動作に
対する制約を緩和することができる。
ス方式を構成したので技術的手段は次のように作用する
。例えば、マイクロプロセッサにより使用可能なダイレ
クトメモリアクセス回路に対応した第１の記憶回路の内
容をセットすると、選択回路は使用可能なダイレクトメ
モリアクセス回路のうち１つを選択するように働き、出
力回路はダイレクトメモリアクセス要求信号（受信時は
入出力制御装置、送信時はダイレクトメモリアクセスコ
ントローラより入力される）を選択されたダイレクトメ
モリアクセス回路に出力するように働く。この信号を受
取ったダイレクトメモリアクセス回路はメモリと入出力
制御装置を直接制御してダイレクトメモリアクセス（Ｄ
ＭＡ ）動作ヲ行なうように働く。このＤＭＡ動作を終
了すると、割込信号（受信時は入出力制御装置、送信時
はダイレクトメモリアクセスコントローラより入力され
る）により、第２の記憶回路は選択されたダイレクトメ
モリアクセス回路の番号を記憶すると共に、マイクロプ
ロセッサに通知するように働き、リセット回路はこのＤ
ＭＡ動作を実行したダイレクトメモリアクセス回路に対
応する第１の記憶回路の内容をリセッ）・するように働
く。従って、マイクロプロセッサは他の処理を行なって
いなければ、この割込処理を実行し、他の処理中であれ
ばこのダイレクトメモリアクセス回路の割込を保留する
。従って、保留の場合には、次のＤＭＡ動作は第１の記
憶回路、選択回路及び出力回路により選択された次のダ
イレクトメモリアクセス回路で実行され、このＤＭＡ動
作終了後、割込信号によりこのダイレクトメモリアクセ
ス回路の番号を第２の記憶回路で記憶すると共にマイク
ロプロセッサに割込を通知し、対応する第１の記憶回路
の内容をリセットする。従って、割込信号の入力毎に、
ダイレクトメモリアクセス回路を次々に切替えてダイレ
クトメモリアクセス動作を行なうことができるので、高
速の連続送受信が可能となる。また、使用済のダイレク
トメモリアクセス回路に対する再設定及び割込処理は全
てのダイレクトメモリアノセス回路が使用済になるまで
にマイクロプロセッサの他の処理の終了時又は区切りの
良い所で行なえばよいのでマイクロプロセッサの動作に
対する制約を緩和することができる。
（実施例）
第１図は本発明の一実施例を示すブロック図である。同
図において、第２図と同一の参照符号は同一性のある構
成部分を示す。１３は第２図のＤＭＡＣ３に相当するＤ
ＭＡＣで、ｎ個の独立したダイレクトメモリアクセス回
路（以下チャネルと称する）を備え、各チャネル（ＣＨ
ｉ 、 Ｏ≦ｉ≦ｎ−１）は対応するダイレクトメモリ
アクセス端子（以下ＤＲＱ端子と略称する）を備えてい
る。１４はＤＭＡＣ１３の各チャネルのＤＲＱ端子に接
続され、各チャネルを切替える切替回路である。切替回
路１４は制御パス５を介してＣＰＵ １に接続され、Ｄ
ＬＣ４とはＤＲＱ信号の信号線１０及び割込信号の信号
線１１で接続される。
図において、第２図と同一の参照符号は同一性のある構
成部分を示す。１３は第２図のＤＭＡＣ３に相当するＤ
ＭＡＣで、ｎ個の独立したダイレクトメモリアクセス回
路（以下チャネルと称する）を備え、各チャネル（ＣＨ
ｉ 、 Ｏ≦ｉ≦ｎ−１）は対応するダイレクトメモリ
アクセス端子（以下ＤＲＱ端子と略称する）を備えてい
る。１４はＤＭＡＣ１３の各チャネルのＤＲＱ端子に接
続され、各チャネルを切替える切替回路である。切替回
路１４は制御パス５を介してＣＰＵ １に接続され、Ｄ
ＬＣ４とはＤＲＱ信号の信号線１０及び割込信号の信号
線１１で接続される。
第４図は切替回路１４の詳細なブロック図である。同図
ではＤＭＡＣ１３のチャネルがＣＨＱからＣＨ３までの
４本の例を示している。切替回路１４はフリップフロラ
７°１０１〜１０４、ゾライオリティエンコーダ１０５
、デコーダ１０６、レジスタ１０７及びアンド回路１０
８〜１１５から構成される。
ではＤＭＡＣ１３のチャネルがＣＨＱからＣＨ３までの
４本の例を示している。切替回路１４はフリップフロラ
７°１０１〜１０４、ゾライオリティエンコーダ１０５
、デコーダ１０６、レジスタ１０７及びアンド回路１０
８〜１１５から構成される。
フリップ７ｏツブＦＦ’０−ＦＦ’３ （１０１〜１０
４）はそれぞれＤＭＡＣ１３のチャネルＣＨＯ−ＣＨ３
に対応して使用可能なチャネルを識別するためのもので
ＣＰＵ ｌによりＣＨＯＳＥＴ −ＣＨ３ＳＥＴ信号を
通してセットされる。あらかじめＣＰＵ １はＤＭＡＣ
１３の各チャネルに対して転送先のメモリ２のアドレス
、転送カウント数等を設定してそのチャネルを有効にす
ると共に、対応したチャネルのフリ、プフロップ１０１
〜１０４をセットする。このフリップフロップ１０１〜
１０４の出力がプライオリティエンコーダ１０５に入力
され、プライオリティの高いチャネルが１つだけ選択さ
れデコーダ１０６に入力される。
４）はそれぞれＤＭＡＣ１３のチャネルＣＨＯ−ＣＨ３
に対応して使用可能なチャネルを識別するためのもので
ＣＰＵ ｌによりＣＨＯＳＥＴ −ＣＨ３ＳＥＴ信号を
通してセットされる。あらかじめＣＰＵ １はＤＭＡＣ
１３の各チャネルに対して転送先のメモリ２のアドレス
、転送カウント数等を設定してそのチャネルを有効にす
ると共に、対応したチャネルのフリ、プフロップ１０１
〜１０４をセットする。このフリップフロップ１０１〜
１０４の出力がプライオリティエンコーダ１０５に入力
され、プライオリティの高いチャネルが１つだけ選択さ
れデコーダ１０６に入力される。
デコーダ１０６の出力とＤＬＣ４から信号線１゜を介し
て入力したＤＲＱ信号とをアンド回路１０８〜１１１に
通すことにより、ＤＲＱ信号は選択されたチャネルＣＨ
ｉのＤＲＱ端子に入力される。このようにして、選択さ
れたＤＭＡＣ１３のチャネルＣＨｉを用いてＤＬＣ４と
メモリ２との間のデータ転送が行なわれる。ダイレクト
メモリアクセス（ＤＭＡ） カ完了すると、ＤＬＣ４か
ら信号線１１を介して入力した割込信号により、選択さ
れたチャネルＣＨｊの番号がレジスタ１０７に記憶され
ると共に制御バス５を介してＣＰＵ １に通知される。
て入力したＤＲＱ信号とをアンド回路１０８〜１１１に
通すことにより、ＤＲＱ信号は選択されたチャネルＣＨ
ｉのＤＲＱ端子に入力される。このようにして、選択さ
れたＤＭＡＣ１３のチャネルＣＨｉを用いてＤＬＣ４と
メモリ２との間のデータ転送が行なわれる。ダイレクト
メモリアクセス（ＤＭＡ） カ完了すると、ＤＬＣ４か
ら信号線１１を介して入力した割込信号により、選択さ
れたチャネルＣＨｊの番号がレジスタ１０７に記憶され
ると共に制御バス５を介してＣＰＵ １に通知される。
更に、割込信号とデコーダ１０６の出力とをアンド回路
１１２〜１１５に通すことにより、選択されたチャネル
ＣＨｔに対応するフリップフロップＦＦｉ、即ち第４図
ではフリップフロップ１０１〜１０４のいｆｔＬかがリ
セットされる。従って、プライオリティが次に高鱈チャ
ネルが選択され前述と同様にＤＭＡ動作が可能となる。
１１２〜１１５に通すことにより、選択されたチャネル
ＣＨｔに対応するフリップフロップＦＦｉ、即ち第４図
ではフリップフロップ１０１〜１０４のいｆｔＬかがリ
セットされる。従って、プライオリティが次に高鱈チャ
ネルが選択され前述と同様にＤＭＡ動作が可能となる。
なお前述のレジスタ１０７はＣＰＵ １が受信完了した
チャネル番号を知るためのもので必ずしもレジスタであ
る必要はない。例えば使用可能なチャネルを示すフリッ
プフロップＦＦ０−ＦＦ３ （Ｉ ０１〜１０４ ）ノ
状態をＣＰＵ １７％知ることができれば、本レジスタ
１０７は不要となる。また制御手順上受信完了したチャ
ネルの順番を知る必要がある場合はファーストインファ
ーストアラ）（ＦＩＦＯ）タイプのメモリ等が使用され
る。
チャネル番号を知るためのもので必ずしもレジスタであ
る必要はない。例えば使用可能なチャネルを示すフリッ
プフロップＦＦ０−ＦＦ３ （Ｉ ０１〜１０４ ）ノ
状態をＣＰＵ １７％知ることができれば、本レジスタ
１０７は不要となる。また制御手順上受信完了したチャ
ネルの順番を知る必要がある場合はファーストインファ
ーストアラ）（ＦＩＦＯ）タイプのメモリ等が使用され
る。
次に、第１図、第４図及び第５図を用いて受信を例にそ
の動作を説明する。第５図は回線から受信データを受信
する場合の動作例を示すシーケンスチャートである。
の動作を説明する。第５図は回線から受信データを受信
する場合の動作例を示すシーケンスチャートである。
ＣＰＵ １はＤＭＡＣ１３に対してＣＨＯからＣ）（３
まで全て転送先のメモリ２のアドレス、転送カウント数
等を設定し、切替回路１４のフリップフロップ１０１〜
１０４をアクティブにしておく（第５図■）。なおＣＨ
Ｏ、ＣＨＩ 、 ＣＨ２、ＣＨ３の順にプライオリティ
が高いものとする。次にＤＬＣ４を初期設定し受信待状
態とする（第５図■）。回線より電文を受信し、ＤＬＣ
４内の図示せぬパ、ファにセットされる毎にＤＬＣ４は
切替回路１４に対してダイレクトメモリアクセス要求信
号（ＤＲＱ信号）をアクティブにする。この時、切替回
路１４のプライオリティエンコーダ１０５ではＣＨＯが
選択されており、ＤＭＡＣ１３のＣＨＯに対してＤＲＱ
信号が出力され（第５図■）、ＣＨＯを用いてＤＭＡが
開始される〔第５図■〕。ＤＬＣ４が受信完了を検出し
、切替回路１４に対して割込信号をアクティブにすると
（第５図■）、ＣＨＯに対応するフリップフロップ１０
１はリセットされ次にプライオリティの高いＣＨ’ １
がプライオリティエンコーダ１０５で選択されると共に
（第５図■）ＣＨＯの割込信号がＣＰＵ １へ割込む（
第５図の）。ＣＰＵ １では他の処理を行なっていなけ
れば割込を実行し、処理中であればＣＨＯの割込を保留
しておく（第５図は割込を保留した場合の例である）。
まで全て転送先のメモリ２のアドレス、転送カウント数
等を設定し、切替回路１４のフリップフロップ１０１〜
１０４をアクティブにしておく（第５図■）。なおＣＨ
Ｏ、ＣＨＩ 、 ＣＨ２、ＣＨ３の順にプライオリティ
が高いものとする。次にＤＬＣ４を初期設定し受信待状
態とする（第５図■）。回線より電文を受信し、ＤＬＣ
４内の図示せぬパ、ファにセットされる毎にＤＬＣ４は
切替回路１４に対してダイレクトメモリアクセス要求信
号（ＤＲＱ信号）をアクティブにする。この時、切替回
路１４のプライオリティエンコーダ１０５ではＣＨＯが
選択されており、ＤＭＡＣ１３のＣＨＯに対してＤＲＱ
信号が出力され（第５図■）、ＣＨＯを用いてＤＭＡが
開始される〔第５図■〕。ＤＬＣ４が受信完了を検出し
、切替回路１４に対して割込信号をアクティブにすると
（第５図■）、ＣＨＯに対応するフリップフロップ１０
１はリセットされ次にプライオリティの高いＣＨ’ １
がプライオリティエンコーダ１０５で選択されると共に
（第５図■）ＣＨＯの割込信号がＣＰＵ １へ割込む（
第５図の）。ＣＰＵ １では他の処理を行なっていなけ
れば割込を実行し、処理中であればＣＨＯの割込を保留
しておく（第５図は割込を保留した場合の例である）。
一方、回線より次の電文を受信すると、ＤＭＡＣｌ３の
ＣＩ（１を用いてＤＭＡを行なう。ＣＨＯの場合と同様
受信完了とともにＣＨＩのフリップフロップ１０２がリ
セットされ、ＣＨ２がプライオリティエンコーダ１０５
で選択される（第５図■′■′■′■′の′〕。
ＣＩ（１を用いてＤＭＡを行なう。ＣＨＯの場合と同様
受信完了とともにＣＨＩのフリップフロップ１０２がリ
セットされ、ＣＨ２がプライオリティエンコーダ１０５
で選択される（第５図■′■′■′■′の′〕。
ＣＰＵ １が処理をひきつづき実行中であればＣＨＯに
つづき保留となる。更に、回線より次の電文を受信すれ
ばＣＨ２を用いてＤＭＡを開始する（第５図び■／７）
。このときＣＰＵ １の処理が終了又は区切りのよい所
（例えば１個のタスクが終了した時）となると、ＣＨＯ
の割込が受けつけられ割込処理が開始される（第５図■
）。割込処理で、ＣＰＵ１は、レジスタ１０７のリード
または前述したようにレジスタ１０７を用いない場合に
はフリップフロップＦＦ０−ＦＦ３１０１〜１０４の判
定またはファーストインファーストアウトメモリ（ＦＩ
ＦＯ）の読み込み等によりＣＨＯが受信完了したことを
知る。こｆｔにより ＣＰＵ １はＣＨＯの使用したバ
ッファのアドレスや転送したデータのカウント数等を知
るためＤＭＡＣ１３のＣＨＤに対応した内部レジスタを
読み込み（第５図■）更に、新たな電文受信のため転送
先メモリのアドレス、転送カウント数等を再設定する（
第５図■）。また、ＣＨＯの７リツプフロツプ１０１を
セットする（第５図０）と共に必要に応じてＤＬＣ４の
再設定やステータスの読み込みを行ない（第５図ｏ）、
ＣＨＯは受信可能な状態となる。次にＣＨＩに対しても
同様の処理を行ない（第５図■′Ｏ′■′■’）ＣＨＩ
は受信可能な状態となる。
つづき保留となる。更に、回線より次の電文を受信すれ
ばＣＨ２を用いてＤＭＡを開始する（第５図び■／７）
。このときＣＰＵ １の処理が終了又は区切りのよい所
（例えば１個のタスクが終了した時）となると、ＣＨＯ
の割込が受けつけられ割込処理が開始される（第５図■
）。割込処理で、ＣＰＵ１は、レジスタ１０７のリード
または前述したようにレジスタ１０７を用いない場合に
はフリップフロップＦＦ０−ＦＦ３１０１〜１０４の判
定またはファーストインファーストアウトメモリ（ＦＩ
ＦＯ）の読み込み等によりＣＨＯが受信完了したことを
知る。こｆｔにより ＣＰＵ １はＣＨＯの使用したバ
ッファのアドレスや転送したデータのカウント数等を知
るためＤＭＡＣ１３のＣＨＤに対応した内部レジスタを
読み込み（第５図■）更に、新たな電文受信のため転送
先メモリのアドレス、転送カウント数等を再設定する（
第５図■）。また、ＣＨＯの７リツプフロツプ１０１を
セットする（第５図０）と共に必要に応じてＤＬＣ４の
再設定やステータスの読み込みを行ない（第５図ｏ）、
ＣＨＯは受信可能な状態となる。次にＣＨＩに対しても
同様の処理を行ない（第５図■′Ｏ′■′■’）ＣＨＩ
は受信可能な状態となる。
第５図の例ではＣＨ２受信中にＣＰＵが割込処理を行な
いＣＨＯ，ＣＨＩを再設定することにより連続受信が可
能な状態（常に受信可能なチャネルが存在する状態）を
続けているが、最悪値を考えるとＣＰＵ １が更に割込
の保留を続け、ＣＨＯからＣＨ３までのすべてのチャネ
ルが受信完了する直前にＣＨＯを再設定すれば良い。す
なわち、ＣＨＯ，ＣＨＩの割込を保留した後も引き続き
ＣＨ２の割込をも保留し、ＣＨ３にて受信している途中
に割込処理を行ない受信済プヤネル（ＣＨＯ、ＣＨＩ
、 ＣＨ２）を受信可能とすれば良い。
いＣＨＯ，ＣＨＩを再設定することにより連続受信が可
能な状態（常に受信可能なチャネルが存在する状態）を
続けているが、最悪値を考えるとＣＰＵ １が更に割込
の保留を続け、ＣＨＯからＣＨ３までのすべてのチャネ
ルが受信完了する直前にＣＨＯを再設定すれば良い。す
なわち、ＣＨＯ，ＣＨＩの割込を保留した後も引き続き
ＣＨ２の割込をも保留し、ＣＨ３にて受信している途中
に割込処理を行ない受信済プヤネル（ＣＨＯ、ＣＨＩ
、 ＣＨ２）を受信可能とすれば良い。
この様に受信完了割込信号により次々にチャネルを切替
えかつチャネルの切替動作にはＣＰＵ １が介在しない
ことから高速の連続受信が可能となる。
えかつチャネルの切替動作にはＣＰＵ １が介在しない
ことから高速の連続受信が可能となる。
またＣＰＵ １の処理においても割込みを保留すること
が可能となり割込の優先度を低くすることができるため
Ｏ８（オペレーティングシステム）やモニタプログラム
に特別の制約を与えること無くプログラムの簡易化が可
能となる。更に優先度の高い他のハードウェアとの同時
動作も可能となる。
が可能となり割込の優先度を低くすることができるため
Ｏ８（オペレーティングシステム）やモニタプログラム
に特別の制約を与えること無くプログラムの簡易化が可
能となる。更に優先度の高い他のハードウェアとの同時
動作も可能となる。
以上のように、本実施例では複数個の独立したチャネル
を持ちＤＭＡ要求信号をそのいずれかの回路に接続する
ことによりＤＭＡを行なうと共にＤＭＡの完了信号によ
り回路を切替えるため、高速の連続受信が可能である。
を持ちＤＭＡ要求信号をそのいずれかの回路に接続する
ことによりＤＭＡを行なうと共にＤＭＡの完了信号によ
り回路を切替えるため、高速の連続受信が可能である。
又受信済のチャネルに対する再設定は残りのチャネルが
全、て受信済になるまでに設定すればよいために受信完
了から再設定までの時間的制約が緩やかになりプログラ
ムの構造が自由となる。
全、て受信済になるまでに設定すればよいために受信完
了から再設定までの時間的制約が緩やかになりプログラ
ムの構造が自由となる。
更に、本実施例では受信動作を例に説明したが受信完了
割込を送信完了割込に置き替えれば、送信動作への適用
も可能であり連続送信が可能となる。
割込を送信完了割込に置き替えれば、送信動作への適用
も可能であり連続送信が可能となる。
（発明の効果〕
以上説明したように本発明によれば・マイクロプロセッ
サのプログラムに制約を与えることなく、高速の連続送
受信が可能なダイレクトメモリアクセス方式を提供する
ことができる。
サのプログラムに制約を与えることなく、高速の連続送
受信が可能なダイレクトメモリアクセス方式を提供する
ことができる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の通信制御装置のブロック図、第３図は第２図の動
作を説明するシーケンスチャート、第４図は第１図の切
替回路の内部構成を示すブロック図、第５図は第１図の
実施例の動作を説明するシーケンスチャートである。 １・・・マイクロプロセ、す（ＣＰＵ）、２・・・メモ
リ、４・・・回路制御装置（ＤＬＣ）、１３・・・ダイ
レクトメモリアクセスコントローラてＤＭＡＣ） 、１
４・・・切替回路、１０１〜１０４・・・フリップフロ
ップ、１０５・・・プライオリティエンコーダ、１０６
・・・デコーダ、１０７・・・レジスタ、１０８〜１１
５・・・アンド回路。
従来の通信制御装置のブロック図、第３図は第２図の動
作を説明するシーケンスチャート、第４図は第１図の切
替回路の内部構成を示すブロック図、第５図は第１図の
実施例の動作を説明するシーケンスチャートである。 １・・・マイクロプロセ、す（ＣＰＵ）、２・・・メモ
リ、４・・・回路制御装置（ＤＬＣ）、１３・・・ダイ
レクトメモリアクセスコントローラてＤＭＡＣ） 、１
４・・・切替回路、１０１〜１０４・・・フリップフロ
ップ、１０５・・・プライオリティエンコーダ、１０６
・・・デコーダ、１０７・・・レジスタ、１０８〜１１
５・・・アンド回路。
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサ、ダイレクトメモリアクセスコント
ローラ、メモリ及び入出力制御装置を備えた通信制御装
置におけるダイレクトメモリアクセス方式において、 前記ダイレクトメモリアクセスコントローラに設けられ
た複数のダイレクトメモリアクセス回路と、 前記ダイレクトメモリアクセス回路の各々の使用の可／
否をセット／リセット状態により記憶する第１の記憶回
路と、 第１の記憶回路の内容に応じて前記ダイレクトメモリア
クセス回路を選択する選択回路と、ダイレクトメモリア
クセス要求信号を前記選択回路で選択されたダイレクト
メモリアクセス回路に出力する出力回路と、 ダイレクトメモリアクセスの終了を指示する割込信号に
より、前記選択されたダイレクトメモリアクセス回路の
番号を記憶すると共にマイクロプロセッサに通知する第
２の記憶回路と、 前記割込信号により前記選択されたダイレクトメモリア
クセス回路に対応する第１の記憶回路の内容をリセット
するリセット回路、 とを有することを特徴とするダイレクトメモリアクセス
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113142A JPS61271556A (ja) | 1985-05-28 | 1985-05-28 | ダイレクトメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113142A JPS61271556A (ja) | 1985-05-28 | 1985-05-28 | ダイレクトメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61271556A true JPS61271556A (ja) | 1986-12-01 |
Family
ID=14604630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113142A Pending JPS61271556A (ja) | 1985-05-28 | 1985-05-28 | ダイレクトメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61271556A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276944A (ja) * | 1987-02-20 | 1988-11-15 | Fujitsu Ltd | デ−タ転送装置 |
| JP2006302128A (ja) * | 2005-04-22 | 2006-11-02 | Renesas Technology Corp | 情報処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464437A (en) * | 1977-10-31 | 1979-05-24 | Fujitsu Ltd | Data transfer control system |
| JPS5585941A (en) * | 1978-12-21 | 1980-06-28 | Nec Corp | Dma system for data transmission and reception unit |
-
1985
- 1985-05-28 JP JP60113142A patent/JPS61271556A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464437A (en) * | 1977-10-31 | 1979-05-24 | Fujitsu Ltd | Data transfer control system |
| JPS5585941A (en) * | 1978-12-21 | 1980-06-28 | Nec Corp | Dma system for data transmission and reception unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276944A (ja) * | 1987-02-20 | 1988-11-15 | Fujitsu Ltd | デ−タ転送装置 |
| JPH0521464B2 (ja) * | 1987-02-20 | 1993-03-24 | Fujitsu Ltd | |
| JP2006302128A (ja) * | 2005-04-22 | 2006-11-02 | Renesas Technology Corp | 情報処理装置 |
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