JPS62181551A - ゲ−トウエイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、伝送プロ１−コル等が異なる２種類のネット
ワーク間で、パケット転送を行なうゲートウェイ装置に
関する。

（従来の技術） 第４図は従来のゲートウェイ装置の一構造例を示し、ネ
ットワークａ及びｂ（以下、ＮＷ−ａ。

ＮＷ−ｂのように略す）伝送制御手順、回線速度に応じ
てパケットを送出または受信する制御を行なう回線制御
部１及び２、一方のネットワークから他方に双方向に転
送されるパケットの、一時記憶を行なう記憶手段（共有
メモリ）３、上記、回線制御部１及び２と共有メモリ３
との間でパケットのバッファメモリ転送を仲介するＤＭ
Ａコントローラ（以下、ＤＭＡＣ）４，５、共有メモリ
３に対して２つの回線制御部１及び２と、ＣＰＵ６から
のアクセスを調停するバスアービタ７、上記ＣＰＵ６と
各上記構成要素との間で、制御情報の通知を制御する割
込みコントローラ（以下、ＩＮＣと略す）８、通信状態
の時限監視や２つの回線制御部１及び２における送受信
タイミングを生成するタイマ９、この装置全体の制御と
、Ｎ　Ｗ　−ａ及びｂで異なるプロトコルの変換処理を
行なうＣＰＵ６、及び、このＣＰＵ６で実行する、装置
全体の制御プログラムを格納するＲＯＭＩＯ３及びＣＰ
Ｕ６におけるプログラム実行中に必要となるワ−キング
領域、あるいはバッファメモリ管理テーブル等、通信状
態に従って動的に変化する通信制御に必要な情報を格納
するＲＡＭＩＩから構成されている。

しかして、その動作は、たとえば回線制御部１にＮＷ−
ａからのパケット受信要求が起ると、回線制御部１はＩ
ＮＴＣ８を通じて、そのことをＣＰＵ６に通知する。Ｃ
ＰＵ６は、ＲＡＭＩＩ上にあるバッファメモリ管理テー
ブル等のバッファメモリの空き状態を示す情報に従って
、共有メモリ３上に新しくパケットを格納する領域があ
れば、回線制御部１に受信許可を指示し、同時にＤＭＡ
Ｃ４を起動する。なお、共有メモリ３に格納の余地がな
い時は受信を許可せず、その受信要求は破棄される。

回線制御部］−は上記ＣＰＵ６からの許可によってパケ
ットを受信し、ＤＭＡＣ４の仲介によって共有メモリ３
に受信バケツ１−を転送する。

上記転送の完了は、回線制御部１またはＤＭＡＣ４から
ＣＰＵ６に通知され、それによってＣＰＵ６は回線制御
部１の初期化とＤＭＡＣ４の動作停止を指示する。

共有メモリ３に格納されたＮＷ−ａからＮＷ−ｂへの転
送パケットは、ＣＰＵ６によって先着順に、パケットヘ
ッダ部の付は替え等、プロトコル階層における上位レイ
ヤでのプロトコル交換が施され、その後、ＮＷ−ｂに対
応する回線制御部２に転送要求を発生する。ＣＰＵ６か
らの転送要求を受理した回線制御部２は、ＮＷ−ｂ側と
接続され、その完了後、ＣＰＵ６に準備完了を知らせる
。

ＣＰＵ６はそれによってＤＭＡＣ５を起動し転送パケッ
トはＣＭＡＣ５の仲介によって共有メモリ３から回線制
御部２に転送され、回線制御部２はＮＷ−ｂの手順、回
線伝送速度に従ってパケットを送出する。パケットの送
出完了後、回線制御部２はＣＰＵ６に通知し、それを受
けたＣＰＵ６はＤＭＡＣ５を停止させ、回線制御部２に
対して初期化を指示する。

ＣＰＵ６はパケットの転送完了後ＮＷ−ｂ内の宛先ノー
ドとの間で送達の確認がとれると、共有メモリ３上で送
出が完了したパケットの格納領域を開放し、以後、到達
するパケットが格納可能なようにＲＡＭｌ１上に設けら
れるバッファメモリ管理テーブルの書き換えを行なう。

以上、パケットをＮＷ−ａからＮＷ−ｂに伝送する場合
を説明したが、ＮＷ−ｂがらＮＷ−ａへのパケット転送
の場合も全く動作は同様である。

なお、ゲートウェイ装置では通常、ＮＷ−ａとＮＷ−ｂ
の間で同時に双方向のパケットを転送する機能が必要で
ある。上述の従来例でも、ＤＭＡＣ４、及び５は同時に
独立に双方向のパケット転送が可能なように、複数のチ
ャンネルを具えている。さらに、２つの回線制御部１，
２とも、全二重通信が可能なように構成されて、上記の
必要な条件を満足させている。

（発明が解決しようとする問題点） しかしながら、上述した従来のゲートウェイ装置では、
ＮＷ−ａとＮＷ−ｂの間で双方向に転送されるパケット
が１つの共通な記憶手順、つまり共有メモリ３により行
なわれているため、（ａ）同時に２つ以上のバッファメ
モリ転送が発生した場合、共有メモリ３に対するアクセ
ス競合が頻発し、１−ラヒックが」二がる程スループッ
トが著しく低下する、（ｂ）　　共有メモリ３の空間を
複数に分割して複数のパケットを収容するため、バッフ
ァメモリ管理テーブルの更新等、バッファメモリの空き
状態の監視・制御に伴うソフトウェア処理のオーバーヘ
ッドが大きい、等の問題点を有し、また、（ｃ）１つの
共有メモリ空間に複数のバッファメモリを動的に割り当
てるため、各、パケットが格納されている領域の限界を
越えて、誤ってアクセスされる場合の書込み保護機能を
実現することが困難であり、従って、ソフトウェアの修
正、いわゆるバグや、特殊な条件での予期しない動作に
対する回復処理が極めて困難である、など、信頼性の面
からも大きな問題を抱えている。

本発明は上記のような従来の問題点を解決し、バッファ
メモリに対するアクセス競合の頻度を低下させ、バッフ
ァメモリ管理に伴うオーバーヘッドを軽減できるバッフ
ァメモリ管理機構を有するゲートウェイ装置の提供を目
的にするものである。

（問題点を解決するための手段） 本発明は、ＮＷ−ａ及びＮＷ−ｂ間のパケット転送方向
に対して、それぞれ、ハード的に独立している複数のセ
グメントからなる記憶手段（バッファメモ１月を設け、
また、それら２つのバッファメモリとも、同一のセグメ
ントがＮＷ−ａ及びＮＷ−ｂの、それぞれの回線制御部
の双方向から同時にアクセスされることがないようにバ
スを切換える回路と、一方の回線対応部から転送された
パケットが、必ず、先着順に他方の回線対応部に選択転
送されるようにするための、バス切換え順序を制御する
回路を設けることにより、上記本発明の目的を達成する
ものである。

（作　用） 上記のように構成する本発明は、一方のネットワークか
ら送られてきたパケットは、受信側の回線制御部からＤ
ＭＡＣの制御に従って、バス切換回路によって選択され
ているバッファメモリ内のセグメントの１つに転送され
、その完了によって、バス切換制御回路は次のパケット
受信に備え、空いているセグメントを選択し、バスの切
換えをバス切換回路に指示する。また、バス切換制御回
路はプロトコル変換処理後、他方のネットワークへの、
転送待ちパケッ１へか格納されているセグメントに対し
て、転送順序を記憶しており、転送側の回線制御部によ
ってパケットの転送が完了すると、次に転送されるべき
パケットが格納されているセグメントにバスを切換え、
転送済みのパケットが格納されているセグメントを開放
する。さらに、バス切換回路はバッファメモリに空きが
ない場合には、受信側の回線制御部が、またバッファメ
モリがすべて空いている場合には、送信側の回線制御部
が各々受信または送信動作を開始しないように制御する
。さらに、送信側、受信側のネットワークとも回線制御
部から一時的にアクセス可能なセグメントは常に１個し
かなく、送受合わせて２個のセグメントはハード的に独
立した別々のものとして制御されるから、アクセス競合
の頻度が軽減され、オーバヘッドを軽減したバッファメ
モリ管理機構を有するゲートウェイ装置となる。

（実施例） 以下、本発明を実施例により図面を用いて詳細に説明す
る。

第１図は本発明の一実施例を機能的に示した構成ブロッ
ク図で、符号は第４図の説明を準用する。

まず、本発明は機能的に前述した第４図の従来例とは次
の点が異なっている。

すなわち、（ａ）　　回線制御部１から同じく２への転
送パケットのバッファメモリと、その逆の回線制御部２
から１への転送パケットのバッファメモリを独立して備
え、それぞれバッファメモリａ、バッファメモリｂと呼
び、それらはハード的に独立した、最大パケット長以上
の、複数ｎ（ｎは正の整数）のセグメントを有している
。

（ｂ）　　バッファメモリａ及びｂとも、同時には回線
制御部１，２からｎ個のセグメントのうち、ただ１つだ
けしかアクセスできないバス切換回路を有する。

（ｃ）　　バス切換回路１４ないし１７に対して受信側
の回線制御部１（または２）に対しては、空いた順にセ
グメントを割り当てるように、また、送信側の回線制御
部２（または１）に対しては、バッファメモリ内に滞留
しているパケットを到着順に転送できるようにバス切換
えの制御を行ない、さらに、空きバッファメモリがない
場合には、受信側の回線制御部１（または２）及びＤＭ
ＣＡ４（または５）が起動しないよう、また、バッファ
メモリが空きの時には送信側の回線制御部２（または１
）及びＤＭＡＣ３（または４）が起動しないようｃＰＵ
に通知する機能のバス切換回路を有する。

さて、一般にオペレーティングシステム等において、プ
ロセス間で同期してメツセージを通信するためのバッフ
ァメモリ方式として、″環状バッファメモリ方式″が有
用である。

第２図は、それにアクセスするときのフローチャートで
ある。

まず、（ａ）図は、＃０から＃ｎ−１までｎ個セグメン
トを環状に有するバッファメモリを示しており、ハツチ
ングをしたものは占有、つまり書込まれているセグメン
トであり、Ｉ’ｔ　ｑはそれぞれ初期値をＯとするポイ
ンタであり５ｐはデータ書込み側がデータを書き込む領
域を、またｑはデータ読出し側がデータを読み出す領域
を示すものである。

また、（ｂ）図において、たとえば左図のフローチャー
トは書込みの場合で、バッファメモリ上でセグメントの
数ｎよりも、書込みの数（Ｆｕｌｌ、）が小さい時（ス
テップ１）、つまり書込み領域があるときは、上記（ａ
）図で示した環状バッファメモリのポインタｐにより指
示されるセグメントに、１パケット分のデータを書込み
（ステップ２）、ポインタｐを移動させるとともに、書
込まれているセグメントの数（Ｆｕｌｌ）を１つ増加さ
せる（ステップ３）。右図は読出しの場合であるが、考
え方は全く」二連した左記の場合と同じであるので詳し
い説明は省略する。

第３図（ａ）、　（ｂ）は、観念的に上記の゛′環状バ
ッファメモリ方弐″を採用した場合のバッファメモリ管
理方法として、ａ、ｂのバッファメモリ１２゜１３と、
バス切換回路１４ないし１７．及び、それらを切換制御
するバス切換制御回路１８の回路構成を示しており、こ
れは、回路制御部１から回線制御部２への転送パケット
用のバッファメモリａの場合であり、逆方向の転送パケ
ットの場合（バッファメモリｂ）でも全く同じ構成とな
る。

第１図及び第３図において、ＮＷ−ａから回線制御部１
にバケツ１への受信要求があると、バス切換制御回路１
４．１５のバッファメモリｆｕｌｌ信号をセンスし、そ
のバッファメモリｆ　ｕ　１．１信号がアクティブでな
い場合、受信要求を受付け、そのことをＣＰＵ６に通知
する。ＣＰＵ６は回線制御部１に対して受信許可を通知
し、同時にＤＭＡＣ：４を起動する。

回線制御部１はＣＰＵ６からの受信許可によりＮＷ−ａ
からの受信パケットをＤＭＡＣ４の仲介によってバッフ
ァメモリｂに転送する。パケットの転送が完了すると回
線制御部１は、それをＣＰＵ６に知らせ、ＣＰＵ６は回
線制御部１からの転送完了通知によって、ＮＷ−ａの相
手ノードに対＝１１− してパケット到着確認の通知を、回線制御部ｌに指示し
た後、回線制御部１を初期化し、次のパケット受信の準
備を指示すると同時に、ＤＭＡＣ４を停止し、その受信
したパケットに対し、ヘッダ部の付は替え等プロトコル
変換処理を施した後、バス切換制御回路１８に対して、
受信の完了を通知する。バスアービタ７．７′は上記の
処理のためにＣＰＵ６が、バッファメモリａにアクセス
する手段を与える。バス切換制御回路１８は、ＣＰＵ６
からの受信完了通知を受けて、アップダウン（Ｕｐ−Ｄ
ｏｗｎ）カウンタＵＤＣのカウント値を１つだけ増やし
、また、次の受信パケットを転送すべき空きセグメント
を回線制御部１側に接続するため、サイクリックシフト
レジスタ５ＳＲＩを１つ進め、次の受信パケット用空き
セグメントの受信側バス切換回路を開く。サイクリック
シフトレジスタＳＳＲの前段の遅延回路りは、アップダ
ウンカウンタＵＤＣのカウンタ値の更新完了後に、サイ
クリックシフトレジスタＳＳＨの更新が行なえるように
時間保証を行なっている。なお、バス切換えの指示はＲ
ｘ５ＬＣＴ　１ないしｎ信号によってバス切換回路１．
４，１．５に通知する。アップダウンカウンタＵＤＣは
、バッファメモリ１２中で占有されているセグメントの
数を、Ｏ以上ｎ未満の数として保持しており、カウント
値の更新によってオーバーフローした場合、バッファメ
モリフル（Ｆｕｌｌ）信号によって、ＣＰＵ６及び回線
制御部１に対して、次のパケットの受信を保留する旨を
通知する。また、バッファメモリａの回線制御部１側の
接続を一時中断する。回線制御部２は上記の受信側の動
作と並行して、バッファメモリｂに格納されている未転
送パケットをＮＷ−ｂに送出する。ＮＷ−ｂの転送先ノ
ードから転送許可があると、回線制御部２はバス切換制
御回路１８のバッファメモリｅｍｐｔｙ　（空）の信号
をセンスし、それがアクティブでなければ転送要求を受
付け、ＣＰＵ６に通知する。ＣＰＵ６は回線制御部２か
らの転送要求通知を受は付けるとＤＭＡＣ５を起動し１
回線制御部２に転送許可を指示する。

回線制御部２はＣＰＵ６からの転送許可通知を受けて、
ＤＭＡＣ５の仲介でバッファメモリｂから１パケット分
のデータを読み出し、ＮＷ−ｂに送出する。その完了後
、ＮＷ−ｂの相手ノードに対して転送が確認されると、
回線制御部２を初期化し、ＤＭＡＣ５を停止させ、バス
切換制御回路１８に転送完了を通知する。バス切換制御
回路１８はＣＰＵ６からの転送完了通知を受けるとアッ
プダウンカウンタＵＤＣのカウント値を１だけ減じ、ま
た、次の転送パケットに占有されているセグメントを回
線制御部２側に接続するため、サイクリックシフトレジ
スタ５ＳＲ２を１つ進め、ＴｘＳＬＣＴｌないしｎ信号
によって、バス切換え指示をバス切換回路１．４．１５
に通知する。アップダウンカウンタＵＤＣのカウント値
が更新されて１１０”になった場合、バッファメモリの
領域が無くなったことを知らせるＢｕｆｆｅｒ　Ｅｍｐ
ｔｙ信号によってＣＰＵ６及び回線制御部２に対して次
のパケットの転送を保留することを通知する。また、バ
ッファメモリｂの回線制御部２側の接続を一時中断する
。

以」−１回線制御部１から回線制御部２方向のバッファ
メモリａの動作について説明したが、回線制御部２から
回線制御部１方向のバッファメモリｂの動作についても
全く同様である。

また、本発明は、バッファメモリ管理を完全にハードウ
ェアにより実現したものであり、また、装置内で転送さ
れるパケットに対して、それぞれ独立に一時記憶装置を
備えているため、バッファメモリ転送に伴うＣＰＵでの
ソフトウェアオーバーヘッドを低減させることができる
。

（発明の効果） 以」−のように、２つのネットワーク間にバケツＩ〜転
送方向に対し、独立したバッファメモリをそれぞれ設け
、かつ、バッファメモリ管理の殆どをハードウェアによ
って管理し接続する本発明のゲートウェイは、（ａ）　
　ソフトウェアによるバッファメモリ管理のオーバーヘ
ッドを低減し、（ｂ）送信側及び受信側の回線制御部と
、バッファメモリとの間のパケット転送が同時に独立に
行なえるから、スルーグツ１〜向上させることが可能で
あり、（Ｃ）　　同一時刻にアクセス可能なセグメント
は送＝１５− 信、受信とも、ただ１つだけであるから、オーバラン等
の通信異常や回線制御部及びＤＭＡＣの誤り動作等によ
って生ずる、他の正常なパケット格納領域に対する誤っ
たアクセスを排除することができる、等種々の優れた効
果があるので、実施して益するところが大きい。

【図面の簡単な説明】

第１図は本発明の一実施例の機能構成を示す図、第２図
は環状バッファメモリ管理方法を示す図、第３図（ａ）
、（ｂ）は本発明によるゲートウェイ装置の具体的な回
路の一例を示す図、第４図は従来のゲートウェイ装置を
示す図である。 Ｎ　Ｗ　−ａ　　・・・第１のネットワーク、ＮＷ−ｂ
　　・・・第２のネットワーク、１１，２　・・・回線
制御部、　３・・・共有メモリ、　４，５　・・・　Ｄ
ＭＡＣ１６・・・ＣＰＵ、７．７′・・・バスアービタ
、　８　・・・　ＩＮＴＣ（割込みコントローラ）、　
９　・・・タイマ、１０・・・ＲＯＭ、１．１・・・Ｒ
ＡＭ。 １２・・・（ａの）バッファメモリ、　１３・・・（ｂ
の）バッファメモリ、　１４，１５，１６．１７・・・
バス切換回路、１８・・・バス切換制御回路・ 丈へくべ 、＼、＼ Ｏ−σ α −３１８＝

Claims (1)

【特許請求の範囲】
1. 伝送制御手順等のプロトコルと、回線速度及び回線上で
   の信号方式などが異なる２種類のネットワーク間で、パ
   ケット伝送を行なうためのゲートウェイ装置において、
   上記２種類のネットワークの一方から他方に、他方から
   一方への２つのパケット転送方向のそれぞれに対する、
   ハード的に独立し、複数のセグメントにより構成したバ
   ッファメモリからなるパケットの記憶手段を有すること
   を特徴とするゲートウェイ装置。