JPS5953928A - 入出力制御装置 - Google Patents
入出力制御装置Info
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- JPS5953928A JPS5953928A JP16430582A JP16430582A JPS5953928A JP S5953928 A JPS5953928 A JP S5953928A JP 16430582 A JP16430582 A JP 16430582A JP 16430582 A JP16430582 A JP 16430582A JP S5953928 A JPS5953928 A JP S5953928A
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- JP
- Japan
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- address
- data
- input
- switching
- memory
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する分野
この発明はダイレクトメモリアクセス（ｄｉｒｅｃｔｒ
ｎｅｍｏｒｙ ａｃｃｅｓｓ 、以下１）ＭＡと略記す
る）方式の電子計ｎ機の入出力制御装置−５に関するも
のである。
ｎｅｍｏｒｙ ａｃｃｅｓｓ 、以下１）ＭＡと略記す
る）方式の電子計ｎ機の入出力制御装置−５に関するも
のである。
従来技術の構成
従来のこの種の装置として第１図に示すものがあった。
図において（１）は中央処理装置、（以下ＣＰＵと略記
するり、（２１はメモリ、（３２はダイレクトメモリア
クセスコントローラ（以下ＤＭＡＣと略記する）、（４
）は入出力装置（以下Ｉ１０ と略記する）、（５）
共通バスである。
するり、（２１はメモリ、（３２はダイレクトメモリア
クセスコントローラ（以下ＤＭＡＣと略記する）、（４
）は入出力装置（以下Ｉ１０ と略記する）、（５）
共通バスである。
第２図は第１図の装置の入出力データの流れを示すブロ
ック図で■ル（４）はＤＭＡＣ（３１を通して直接にメ
モ１月３）とデータの転送を行う。（６）の矢印がデー
タの流れである。
ック図で■ル（４）はＤＭＡＣ（３１を通して直接にメ
モ１月３）とデータの転送を行う。（６）の矢印がデー
タの流れである。
第３図は第１図に示すＤＭＡＣ（３１の構成を示すブロ
ック図であり、第１図と同一符号は同一部分を示し、（
７）はメモリ（２）のアドレスを示すアドレスレジスタ
（以下ＡＤＲと略記する） 、１８＋は転送未済のデー
タ数を示すレングスカウンタ（以下ＬＣＴと一路記する
）、（９＋ｌｉアドレスバス、＋１０１は入出力バス、
Ｕυはデータバス、αつは制御部、（１３１は内部制御
信号線であり制御部０才は内部制御信号線（１，１によ
りＤＭＡＣ（３１全体を制御する。
ック図であり、第１図と同一符号は同一部分を示し、（
７）はメモリ（２）のアドレスを示すアドレスレジスタ
（以下ＡＤＲと略記する） 、１８＋は転送未済のデー
タ数を示すレングスカウンタ（以下ＬＣＴと一路記する
）、（９＋ｌｉアドレスバス、＋１０１は入出力バス、
Ｕυはデータバス、αつは制御部、（１３１は内部制御
信号線であり制御部０才は内部制御信号線（１，１によ
りＤＭＡＣ（３１全体を制御する。
又、実際に転送されるデータは入出力バス１１Ｏ）から
制御部αつを経由してデータバスａυ全通シメモリ（２
）へ流れるか、或いはその逆の経路を取る。
制御部αつを経由してデータバスａυ全通シメモリ（２
）へ流れるか、或いはその逆の経路を取る。
従来技術の動作
次に従来のＤＭＡＣ（３１による入出力動作について第
４図のタイムチャートに従って詐明する。
４図のタイムチャートに従って詐明する。
ｃｐｕ ＋ｔ＋はあらかじめ入力用のバッファ（ｂｕｆ
ｆｅｒ）領域をメモリ（２）内に確保して該バッファの
先頭メモリアドレス’ｅ ＡＤＲ＋７１にセットし、該
バッファの長さをＬＣＴ １８１にセットした後ＤＭＡ
Ｃｉ３＋及びＩｌｏ ＋４１に入力起動をかける。この
処理全セット処理と呼ぶことにし第４図に（１４ａ）、
（１４ｂ）、（１４ｃ）で示す。
ｆｅｒ）領域をメモリ（２）内に確保して該バッファの
先頭メモリアドレス’ｅ ＡＤＲ＋７１にセットし、該
バッファの長さをＬＣＴ １８１にセットした後ＤＭＡ
Ｃｉ３＋及びＩｌｏ ＋４１に入力起動をかける。この
処理全セット処理と呼ぶことにし第４図に（１４ａ）、
（１４ｂ）、（１４ｃ）で示す。
セット処理（１４ａ）が終了するとＤＭＡＣ＋３１はＩ
ｌｏ ＋４１からのデータ入力要求により入出力バスＩ
Ｏ＋ ’ｉ通じて入力データ全貌み該入力データｋ Ａ
ＤＲ（７１の保持するアドレスのメモリ（２）に省き込
んでからＡＤＲ＋７１に数値ｌを加え、ＬＣＴ ＋８１
から数値１（ｉ−減じた後再びＩｌｏ ＋４１からデー
タ入力要求が送られて来るのを待ち順次送られて来た入
力要求に従ってＬｃ’Ｌ” ’＋８＋が数値０になるま
で繰シ返す。このような処理ｉＤＭＡ動作と呼ぶことに
し第４図（１５ａ）、（１５ｂ）、（１５ｃ）で示す。
ｌｏ ＋４１からのデータ入力要求により入出力バスＩ
Ｏ＋ ’ｉ通じて入力データ全貌み該入力データｋ Ａ
ＤＲ（７１の保持するアドレスのメモリ（２）に省き込
んでからＡＤＲ＋７１に数値ｌを加え、ＬＣＴ ＋８１
から数値１（ｉ−減じた後再びＩｌｏ ＋４１からデー
タ入力要求が送られて来るのを待ち順次送られて来た入
力要求に従ってＬｃ’Ｌ” ’＋８＋が数値０になるま
で繰シ返す。このような処理ｉＤＭＡ動作と呼ぶことに
し第４図（１５ａ）、（１５ｂ）、（１５ｃ）で示す。
ＬＣＴ ＋８１の内容が数値０になるとＤＭＡＣ＋３１
は以後の （鳳動作を中止しＣＰＵ （１１へ割込み
全入れてｌ）ＭＡ動作（１５ａ）の終了を知らせる。こ
れ以後にも入力動作を続行させたい場合には再びバッフ
ァを確保しセット処理（１４ｂ）’ｉ行うことになる。
は以後の （鳳動作を中止しＣＰＵ （１１へ割込み
全入れてｌ）ＭＡ動作（１５ａ）の終了を知らせる。こ
れ以後にも入力動作を続行させたい場合には再びバッフ
ァを確保しセット処理（１４ｂ）’ｉ行うことになる。
従来技術の欠点
従来の入出力制御装置は以上のように構成されているの
でデータを転送するメモリはアドレスが連続していなけ
ればならず、分割されたバッファを対象とした入出力（
例えば通信制御装置のようにデータがコントロールデー
タとユーザデータに分かれている場合やＣＰＵにおける
バッファ管理の都合上の分割の場合）では１つのバッフ
ァに対する転送が終ってから一度α心、動作を止めてＣ
ＰＵによシ新たにバッファのメモリアドレスと長さをセ
ットしなければならずＣＰＵの負担を増加させ、かつバ
ッファの切換え時間が長くな９全体として高速の入出力
が出来なくなる欠点があった。
でデータを転送するメモリはアドレスが連続していなけ
ればならず、分割されたバッファを対象とした入出力（
例えば通信制御装置のようにデータがコントロールデー
タとユーザデータに分かれている場合やＣＰＵにおける
バッファ管理の都合上の分割の場合）では１つのバッフ
ァに対する転送が終ってから一度α心、動作を止めてＣ
ＰＵによシ新たにバッファのメモリアドレスと長さをセ
ットしなければならずＣＰＵの負担を増加させ、かつバ
ッファの切換え時間が長くな９全体として高速の入出力
が出来なくなる欠点があった。
本発明の目的
この発明は上記のような従来のものの欠点を除去するた
めになされたものでＡＤＨとＬＣＴｋ二重化し逐次切換
えることによ、？ ＣＰＵの負荷を増加させることなく
高速にバッファ切換えのできる入出力制御装置を提供す
ることを目的としている。
めになされたものでＡＤＨとＬＣＴｋ二重化し逐次切換
えることによ、？ ＣＰＵの負荷を増加させることなく
高速にバッファ切換えのできる入出力制御装置を提供す
ることを目的としている。
本発明の構成
以下図面についてこの発明の詳細な説明する。
第５図はこの発明の一実施例を示すブロック図で、第３
図と同一符号は同一部分を示しく１３）は内部信号線、
αＱはこの発明によるＤＭＡＣ、（１７１、（１８１は
それぞれＡＤＲ，（１９）、（２０）はそれぞれＬＣＴ
、 （２１） 、 （２２） ・はそれぞれ
１個のＡＤＨとＬＣＴの組合せからなるチャネル（以下
ＣＨと略記する）、（２３）はＣＨ切換えを行う切換え
部である。
図と同一符号は同一部分を示しく１３）は内部信号線、
αＱはこの発明によるＤＭＡＣ、（１７１、（１８１は
それぞれＡＤＲ，（１９）、（２０）はそれぞれＬＣＴ
、 （２１） 、 （２２） ・はそれぞれ
１個のＡＤＨとＬＣＴの組合せからなるチャネル（以下
ＣＨと略記する）、（２３）はＣＨ切換えを行う切換え
部である。
本発明の動作
次にこの発明の動作について端・６図のタイムチャート
に従って説明する。
に従って説明する。
切換部（２３）はＤＭＡＣ（１６ンの内部動作において
ＣＨｌ（２υを用いるかＣＨ２（２２） ’Ｆｒ用いる
かの切換え全行い、ＣＰＵ ｆｉ＋からは共通バス（５
）を経てＣＨＩ （２１）にもＣＨ２（２２）にもアク
セスできるものとする。そし、てＬＣＴＩ（１９）又は
ＬＣＴ２（２０）の内容が数値０になっていれば自該チ
ャネル関係のデータ転送は完了したことを示すのでＣＰ
Ｕ （１１の都合のよい任意の時点でそのチャネルに対
するセット処理を行うことができる。
ＣＨｌ（２υを用いるかＣＨ２（２２） ’Ｆｒ用いる
かの切換え全行い、ＣＰＵ ｆｉ＋からは共通バス（５
）を経てＣＨＩ （２１）にもＣＨ２（２２）にもアク
セスできるものとする。そし、てＬＣＴＩ（１９）又は
ＬＣＴ２（２０）の内容が数値０になっていれば自該チ
ャネル関係のデータ転送は完了したことを示すのでＣＰ
Ｕ （１１の都合のよい任意の時点でそのチャネルに対
するセット処理を行うことができる。
データ転送を起動する前はＬＣＴＩ （１９）もＬＴＣ
２（２０）もその内容が数値０であるから、ＣＰＩＪｔ
ｌｌはＣＨＩ（２１）に対するセット処理を行い（第６
図（２４ａ ）入もし転送すべきデータが２個所以上の
アドレス（メモリ（２）内の）に分れているときは引続
いてＣＨ２（２２）に対するセット処理（２４ｂ） ’
ｒ：行う。もつとも、セット処理（２４ａ） ｆ行った
後、ＤＭＡＣ（１６）にＤＭＡ動作（２５ａ） ｆ発動
させておいた後セット処理（２４ｂ ）を行ってもよい
。
２（２０）もその内容が数値０であるから、ＣＰＩＪｔ
ｌｌはＣＨＩ（２１）に対するセット処理を行い（第６
図（２４ａ ）入もし転送すべきデータが２個所以上の
アドレス（メモリ（２）内の）に分れているときは引続
いてＣＨ２（２２）に対するセット処理（２４ｂ） ’
ｒ：行う。もつとも、セット処理（２４ａ） ｆ行った
後、ＤＭＡＣ（１６）にＤＭＡ動作（２５ａ） ｆ発動
させておいた後セット処理（２４ｂ ）を行ってもよい
。
ＤＭＡＣ（１６）では初期状態では切換部（２３）がＣ
ＨＩ（２１） ｋアドレスバス（９）に接続しているの
でＤＭＡ動作（２５ａ）ではＩｌｏ ＋４１から制御部
（ロ）、デークバス旧）金繰てメモリ（２）に送られる
最初のデータはセット処理（２４ａ）でＡＤＲ１（１７
）にセットされたアドレス位置に格納される。このデー
タの格納が終るとＡＤＲｘ（１７）に数値ｌが加えられ
ＬＣＴＩ（１９）から数値ｌが減ぜられ、Ｉ／（Ｊ ＋
４１からの第２番目のデータはメモ１月２）内で最初の
データの次の番地に格納される。
ＨＩ（２１） ｋアドレスバス（９）に接続しているの
でＤＭＡ動作（２５ａ）ではＩｌｏ ＋４１から制御部
（ロ）、デークバス旧）金繰てメモリ（２）に送られる
最初のデータはセット処理（２４ａ）でＡＤＲ１（１７
）にセットされたアドレス位置に格納される。このデー
タの格納が終るとＡＤＲｘ（１７）に数値ｌが加えられ
ＬＣＴＩ（１９）から数値ｌが減ぜられ、Ｉ／（Ｊ ＋
４１からの第２番目のデータはメモ１月２）内で最初の
データの次の番地に格納される。
このようにしてＬＣＴＩ（１９） の内容が０になる
とＤＭＡ動作（２５ａ）が終了しこの時点で切換信号（
２６ａ）が出力され切換部（２３）ではＡＬ）Ｒ２（１
，８） ｉアドレスバス（９）に接続するので、次にＩ
ｌｏ ＋４１から出力されるデータはメモリ（２）内で
セット処理（２４ｂ）ＶＣおいてＡＤＲ２（１８）にセ
ットされたアドレス位置へ格納される。このようにして
ＤＭＡ ＊Ｊ＋作（２５ｂ）が実行されるが切換信号（
２６ａ）以後はＬＣＴＩ（１９）の内容が数値０になっ
ているのでＣＰＵ １１は必要かあればセット処理（２
４ｃ） ｆ行うことができるーこのようにして必要な場
合は更にセット処理（２４ｄ）、（２４ｅ） ｋ実行し
対応してＤＭＡ動作（２５ｃ）、 （２５ｄ） を実
行する。（２６ｂ）、（２６ｃ）はそれぞれ切換信号の
出力時点である。
とＤＭＡ動作（２５ａ）が終了しこの時点で切換信号（
２６ａ）が出力され切換部（２３）ではＡＬ）Ｒ２（１
，８） ｉアドレスバス（９）に接続するので、次にＩ
ｌｏ ＋４１から出力されるデータはメモリ（２）内で
セット処理（２４ｂ）ＶＣおいてＡＤＲ２（１８）にセ
ットされたアドレス位置へ格納される。このようにして
ＤＭＡ ＊Ｊ＋作（２５ｂ）が実行されるが切換信号（
２６ａ）以後はＬＣＴＩ（１９）の内容が数値０になっ
ているのでＣＰＵ １１は必要かあればセット処理（２
４ｃ） ｆ行うことができるーこのようにして必要な場
合は更にセット処理（２４ｄ）、（２４ｅ） ｋ実行し
対応してＤＭＡ動作（２５ｃ）、 （２５ｄ） を実
行する。（２６ｂ）、（２６ｃ）はそれぞれ切換信号の
出力時点である。
以上は、メモ１月２）へデータを格納する場合について
説明したが、メモリ（２１からデータを読出す場合につ
いてもデータの流れが逆方向になることの外は同様であ
る。
説明したが、メモリ（２１からデータを読出す場合につ
いてもデータの流れが逆方向になることの外は同様であ
る。
発明の他の実施例
なお、上記実施例ではＬＣＴの内容が数値Ｏになつた時
に切換信号を発生してＣＨを切換えたのであるが、他の
タイミングで切換信号全発生することもできる。たとえ
ばＩｌｏ ＋４１のエラー発生信号を切換信号に使用す
ると正しいデータとエラーデータ全メモリ（２）の別の
アドレスに書込むことができる。
に切換信号を発生してＣＨを切換えたのであるが、他の
タイミングで切換信号全発生することもできる。たとえ
ばＩｌｏ ＋４１のエラー発生信号を切換信号に使用す
ると正しいデータとエラーデータ全メモリ（２）の別の
アドレスに書込むことができる。
更に複数のＩｌｏ ’ｉ時分割して使用し、切換部（２
３）全この時公印ｊに同期して切換えると１台のＤＭＡ
Ｃで複数のＩｌｏ ｋ制御することができる。
３）全この時公印ｊに同期して切換えると１台のＤＭＡ
Ｃで複数のＩｌｏ ｋ制御することができる。
捷だ、上記実施例ではＣＰ Ｕ（１＋によりＤＭＡＣ（
１６）を制御していたが、ＤＭＡＣ内部にプロセッサを
設けてＣＰＵ（１１の負荷を更に減少することができる
。
１６）を制御していたが、ＤＭＡＣ内部にプロセッサを
設けてＣＰＵ（１１の負荷を更に減少することができる
。
本発明の効果
以上のようにこの発明によればＡＤＲとＬＣＴ ’に相
合せたＣＨ’に２重化し、この２重化したＣＨｋ切換え
使用するように構成したので、ＣＰＵの負荷を増すこと
なくメモリ内のアドレス切換全高速に行うことができ、
複雑な入出力制御を簡単な）・−ドウエアで実行できる
という効果がある。また１）ＭＡＣ内でＡＩ）ＲとＬＣ
Ｔと全２重化することはＤ Ｍ ＡＣのハードウェア全
体から見て僅かの７・−ドウエアの増加にすぎない。
合せたＣＨ’に２重化し、この２重化したＣＨｋ切換え
使用するように構成したので、ＣＰＵの負荷を増すこと
なくメモリ内のアドレス切換全高速に行うことができ、
複雑な入出力制御を簡単な）・−ドウエアで実行できる
という効果がある。また１）ＭＡＣ内でＡＩ）ＲとＬＣ
Ｔと全２重化することはＤ Ｍ ＡＣのハードウェア全
体から見て僅かの７・−ドウエアの増加にすぎない。
第１図は従来のシステム構成を示すブロック図、第２図
は第１図におけるデータの流れを示すブロック図、第３
図は第１図のＤＭＡＣの内容を示す図、第４図は第３図
の動作を示すタイムチャート、第５図はこの発明の一実
ｈｉｑ例を示すブロック図、珂・６図は第５図の動作金
示すタイムチャートである。 （１）・・・ＣＰＵ、＋２１・・・メモリ、（４）・・
・Ｉｌｏ 、 ＋５１・・・共通ノ（ス、１９１・・・
アドレスバス、１０）・・・入出カッ＜ス、（ｌυ・・
・データパス、０す・・・制御部、（１６）・・・Ｄ
ＩＶＩ Ａ Ｃ１（１７）・・・・・オｌのアドレスレ
ジスタ、（１８）・・・第２のアドレスレジスタ、（１
９）・・・オｌのレングスカウンタ、（２０）・・・第
２のレングスカウンタ、（２１）・・・オｌのチャネル
、（２２）・・・第２のチャネル、（２３）・・・切換
部。 なお、図中同一符号は同−又は相轟部分金示す。 代理人 葛 野 信 − 第１凶 第２図 第３図 １ 第４図
は第１図におけるデータの流れを示すブロック図、第３
図は第１図のＤＭＡＣの内容を示す図、第４図は第３図
の動作を示すタイムチャート、第５図はこの発明の一実
ｈｉｑ例を示すブロック図、珂・６図は第５図の動作金
示すタイムチャートである。 （１）・・・ＣＰＵ、＋２１・・・メモリ、（４）・・
・Ｉｌｏ 、 ＋５１・・・共通ノ（ス、１９１・・・
アドレスバス、１０）・・・入出カッ＜ス、（ｌυ・・
・データパス、０す・・・制御部、（１６）・・・Ｄ
ＩＶＩ Ａ Ｃ１（１７）・・・・・オｌのアドレスレ
ジスタ、（１８）・・・第２のアドレスレジスタ、（１
９）・・・オｌのレングスカウンタ、（２０）・・・第
２のレングスカウンタ、（２１）・・・オｌのチャネル
、（２２）・・・第２のチャネル、（２３）・・・切換
部。 なお、図中同一符号は同−又は相轟部分金示す。 代理人 葛 野 信 − 第１凶 第２図 第３図 １ 第４図
Claims (1)
- 【特許請求の範囲】 記憶装置と入出力装置間のデータ転送を中央処理装置の
命令により中央処理装置とは独立して実行する入出力制
御装置において、 上記記憶装置にアクセスすべき第１のアドレス信号が保
持されるオｌのアドレスレジスタと、上記第１のアドレ
ス信号によって定められるアドレス位置へ転送すべきデ
ータの転送未済数が保持されるオｌのレングスカウンタ
とを含むオｌのチャネルと、 上記記憶装置にアクセスすべき第２のアドレス信号が保
持される第２のアドレスレジスタと、上記第２のアドレ
ス信号によって定められるアドレス位置へ転送すべきデ
ータの転送未済数が保持される第２のレングスカウンタ
とを含む第２のチャネルと、 上記第１及びオ・２のチャネル番′こそれぞれの初期値
を設定する手段と、 上記第１及び第２のチャネルのいずれかを切換えて使用
する切換部と、 この切換部によって切換えられて使用中のチャネルでは
データを１語転送するごとにアドレスレジスタの内容に
数値ｌを力１え、レングスカウンタの内容から数値１ｉ
減じ、レングスカウンタの内容が数値０となったときに
切換調号を送出して上記切換部においてチャネル切櫓ヲ
竹う手段とを備えたこと’ｔ−’！徴とする入出力Ｈｉ
ｌｌ ｊがｌ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16430582A JPS5953928A (ja) | 1982-09-21 | 1982-09-21 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16430582A JPS5953928A (ja) | 1982-09-21 | 1982-09-21 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5953928A true JPS5953928A (ja) | 1984-03-28 |
Family
ID=15790595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16430582A Pending JPS5953928A (ja) | 1982-09-21 | 1982-09-21 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953928A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435544U (ja) * | 1990-07-18 | 1992-03-25 |
-
1982
- 1982-09-21 JP JP16430582A patent/JPS5953928A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435544U (ja) * | 1990-07-18 | 1992-03-25 |
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