JPS6361325A - デ−タ入出力メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、同時、かつ、非同期に入力データ、出力デー
タのアクセスが可能なデータ入出力に関する。

さらに詳細にいえば、ビデオ信号の周波数の変換、タイ
ミング同期、遅延等の動作の可能なデータ入出力メモリ
に関する。

〔従来技術〕

例えば、レーザー光のスキャンにより画像記録するレー
ザー・ビーム・プリンタのビデオ信号、テレビジョンの
ビデオ信号は、データ量が多い事から画像を１ライン毎
のシリアル信号に分解してデータの転送を行なうシリア
ル伝送方式が一般的である。

例えば、レーザー・ビーム・プリンタにデータの転送を
行なう場合には、送り側のホスト・コンピュータがビデ
オ信号をレーザー・ビーム・プリンタに送る際には、同
期合わせのためにバッファ・メモリを持ち、レーザー・
ビーム・プリンタの回転ミラーの回転動作に合わせてビ
デオ信号をシリアル伝送方式で転送する必要がある。ま
た、ビデオ信号の周波数を変えて像の大きさを変化させ
る、いわゆる、変倍処理にもこうしたバッファ・メモリ
が使用される。

このようなバッファ・メモリとして、ファースト・イン
・ファースト・アウト・メモリ（ＦＩＦＯメモリ）、高
速動作可能なスタテイクＲＡＭが使用されている。前者
のメモリは、回路構成は簡単になるが高速で大容量のも
のがないために、せいぜい数十のデータの同期合せにし
か使用することが出来ない。また、後者のメモリは逆に
、同期合わせ、変倍と汎用性が高いがアドレス・カウン
タ、セレクタ回路等が必要となるためにメモリ動作のた
めの周辺回路構成が複雑かつ大規模になるという欠点が
ある。

そこで筆者らは、先に高速なデータの入出力に対しても
、複雑な外部制御構成なしに良好に動作し、同時且つ非
同期にデータ入出力が可能かつ、ワンチップ化に好適な
構成のシーケンシャルにアクセス可能なメモリを提案し
た。この種のメモリを用いて、前述したごとく、ビデオ
信号のラインバッファメモリとして、例えば、第１１図
のごとく、８ライン分（別に８に限る必要はない）のバ
ッファリングを行なうとすると、以下のごとき動作とな
る。即ち、第１１図（ａ）の１〜８は各々、ビデオ信号
１ライン分の容量を持っており、第１１図（ｂ）　（ｉ
）のライト時のタイミングチャートに従って、ｌには（
１）のタイミングで１ライン目が、２には２ライン目が
・・・ＮにはＮライン目が逐時書かれてゆき、（ａ）の
メモリーの５ライン目に書いている時（ｉｉ）のタイミ
ングチャートで示されるごとく、ｌライン目のデータか
ら読み出される。こうして、ライト動作とリード動作が
逐時行なわれてゆき、例えば第１１図（Ｃ）の１画面分
２０４８ラインのバッファリングを行なうとすると２０
４８ライン目にライトした時点では、２０４４ライン目
を読み出している事になる。従って、丁度バッファリン
グしたライン数と同等量のライン数を読み出す。（即ち
、書いた分だけ再生する）為には何らかの読み出したラ
イン数のカウントする手段が必要となる。例えば２０４
８ラインであれば１１ビツト、４０９６ラインであれば
１２ビツトであり、更にカウンタの制御回路等が必要と
なる。また或は入力と出力（書き込みと読み出し）が、
時間的に一定周期でない場合（即ち、同一ラインメモリ
に書き込んでから、読み出されるまでの時間間隔が一定
でない）、更に制御が複雑になる。

〔目的〕

本発明は以上の点に鑑みてなされたもので特別な付属回
路を設けることな（、効率良（動作し、且つ、任意の態
様で使用可能なデータ入出力メモリを提供することを目
的とする。

〔実施例〕

以下実施例をもとに本発明の詳細な説明を行なう。

第１図（ａ）は、本発明を適用したモメリのブロック構
成例を示す図である。第１図示のメモリはワンチップの
メモリとして形成される。

メモリ・アレイ１は、複数のデータ・ビットのり一ド・
ライト動作が可能なメモリである。

メモリ・タイミング制御ブロック２は、メモリ・アレイ
１のリード・ライト動作のタイミングやメモリ・アレイ
のアドレス等を制御するブロックである。

シフト・レジスタ３はデータ長が１２８ビツトで、例え
ば画像スキャナ等のビデオ・データ発生源からシリアル
に送られて（るデジタルビデオ入力データ信号ＤＩＮを
パラレル信号に変換するためのレジスタであり、変換さ
れたビデオデータ信号は、メモリ・アレイｌへのライト
時のバッファであるバッファ・レジスタ４ヘパラレルに
送られる。バッファ・レジスタ４は１３６ビツトの容量
を有し、メモリ・ライト制御ブロック５より送られてく
るビデオ信号のライン長のデータを含む８ビツトの制御
データも同時に記憶しメモリ・アレイ１１：１２８ビツ
トのビデオ・データ信号と共にパラレルに書き込む。

メモリ・ライト制御ブロック５は、メモリ・アレイｌの
ライト・アレイ・アドレス信号とライン長に関するデー
タとを、ビデオ・データ発生源から入力されるビデオ入
力データ信号ＤＩＮの１ラインの有効区間を示すライン
区間信号ＷＤＥ木に基づいて生成する。

バッファ・レジスタ６は１３６ビツトの容量を有し、メ
モリ・アレイｌをリードする際のバッファ・レジスタで
ある。メモリ・アレイ１よりパラレルに読み出されたデ
ータは、バッファ・レジスタ６を介してパラレルからシ
リアルのデータ変換を行ない、そのうちビデオ・データ
はビデオ出力データ信号ＤＯＵＴを発生するデータ長が
１２８ビツトのシフト・レジスタ７に、また、制御デー
タはメモリーリード制御ブロック８に送られる。

メモリ・リード制御ブロック８は、メモリ・アレイｌの
リード・アレイ・アドレス信号と、ビデオ出力データ信
号ＤＯＵＴの１ラインの有効区間を示すライン区間信号
ＲＤＥ＊を、バッファ・レジスタ６から入力するライン
長に関するデータに基づいて、例えばレーザ・ビーム・
プリンタの如（の画像処理装置からのリード・スタート
信号ＲＤＳ木の入力に同期して生成する。

ＣＬＲ＊信号は、例えば、ビデオ・データ発生源から一
画面分のビデオ・データの入力の開始時に入力され、ブ
ロックの初期化に使用する信号であり、ＷＣＫ信号及び
ＲＣＫ信号は、それぞれビデオ・データ発生源及び画像
処理装置から発生されるライト、リード時のビデオ・デ
ータの基本クロック信号である。尚、本実施例における
信号名の末尾の木記号はアクティブ・ローの信号である
ことを示すものとする。この様に、シリアルに入力する
ビデオ・データをパラレルに変換してメモリ・アレイｌ
に記憶し、且つ、パラレルに読出してシリアル出力する
とともに、その記憶及び読出し動作を独立に非同期に且
つ高速に実行する。

９は、入力するデータを、有効データとしてメモリ・ア
レイ１に記憶させるか後述するメモリ書き込み回路内の
書き込み用のライト・ビット・カウンタ及びライト・ア
ドレス・カウンタのプリセットとして用いるかのセレク
タである。本実施例においては、ライト・ビット・カウ
ンタのプリセットに、ビデオ入力データのデータ線（Ｄ
ＩＮ）を共用しているので、外部からの制御線は、極力
少くなっている。ＡＳＥＴ信号はセレクタ９の切換えを
指示する信号であって、ＡＳＥＴ信号が“１”のときセ
レクタ９への入力は、ライト・ビット・カウンタ及びラ
イト・アドレス・カウンタのプリセット入力値として、
外部からアドレス・データとともに入力されるＡＳＳ＊
　（アドレス・セット・ストローブ）信号の立ち上がり
で、１ビツトずつシリアルに入力される。また、ＡＳＥ
Ｔ信号が“０”の時はメモリ・アレイ１に記憶されるべ
きデータとして、セレクタ９への入力は次段のシフトレ
ジスタ３のシリアルイン入力に入力される。第１図（ｂ
）は、ライト・アレイ・カウンタに０１ライト・ビット
・カウンタに４０Ｈを入力する場合のタイミングチャー
トである。

第２図〜第４図は、回路動作説明のためのタイミング・
チャートである。

第２図は、１ビデオ・ラインのデータ長が５１２ビツト
、シフト・レジスタ３及び６のデータ長が１２８ビツト
、メモリ・アレイ１が１３６Ｘ８ビツト構成（アレイ数
が８）のメモリである場合を想定している。

この場合、メモリ・ライト制御ブロック５とバッファ・
レジスタ４及びメモリ・リード制御ブロック８とバッフ
ァ・レジスタ６との間の制御データの信号線の数は、７
ビツト（１２８ビツトのカウント信号）と１ビツト（ラ
インの継続信号）の計８ビットとなる。尚、ｌビデオ・
ラインのデータ長は、シフト・レジスタ３，６のデータ
長の整数倍である必要はなく、また、ｌビデオ・ライン
のデータ長が、２００゜３００．２５０といったように
ライン毎に変化してもよい。

第２図のタイミング・チャートは、ＣＬＲ＊信号で回路
のリセットを行なった後、ビデオ・クロックＷＣＫで、
ビデオ・データをライトしつつ、同時に、ライト時のビ
デオ・クロックＷＣＫに対して高速なビデオ・クロック
ＲＣＫでリード動作を行なう周波数変換への応用の際の
タイミング例を示している。また、図中のＷｏ　−Ｗ７
、ＲＯ〜Ｒ７は、それぞれ、ライト時、リード時のメモ
リ・アレイｌのアレイ・アドレスを示している。第２図
から明らかな様に、シリアルに入力する１ライン分のビ
デオ・データを分割してパラレルにメモリ・アレイｌに
記憶せしめ、且つ、読出し時にはメモリ・アレイｌに分
割して記憶されているビデオ・データをパラレルに複数
回読出して、シリアル出力するものである。従って、１
ライン分のビデオ・データのメモリ・アレイｌへの記憶
が間欠的になされるので、その格納動作の中断時に、メ
モリ・アレイｌに記憶されているビデオ・データを読出
すことができ、これにより、ビデオ・データのシリアル
入力と同時に、異なる周波数でのビデオ・データのシリ
アル出力がなされる。

次に、タイミング・チャートを使用しながら、第２図示
のタイミング・チャートに示した動作を達成するための
構成を示す第５図〜第９図の説明を行なう。

第５図（ａ）は、メモリ・ライト制御ブロック５の具体
的な回路構成例である。また、第５図（ｂ）はメモリ・
アレイｌのアドレス・マツプを示し、図の如く、メモリ
・アレイｌは１３６ビツト×８アレイのメモリである。

ライト・アドレス・カウンタ１０は、メモリ・アレイ１
のライト時のアレイ・アドレスのカウントを行なうプリ
セッタブルなカウンタであり、本実施例においては前述
の如（、メモリ・アレイ１のアレイ数が８なので３ビツ
トのカウンタを用いる。ライト・アドレス・カウンタ１
０のカウント出力のライト・アレイ・アドレス信号は、
第７図の如くメモリ・タイミング制御ブロック２に送ら
れライト・データのライト・アドレスとして使用される
。

ライト・アドレス・カウンタ１０は、本実施例において
は、シンクロナス・アップ・カウンタであり、ＣＬＲ＊
信号でライト・アレイ・アドレス信号が値Ｏにクリアさ
れ、イネーブル端子Ｅが１の時にライト・クロックＷＣ
Ｋが入力されることによりカウント・アップされる。

ライト・ビット・カウンタ１１は、ＷＤＥ＊信号の出力
期間中にＷＣＫ信号をカウントすることによりライト・
アドレス・カウンタ１０のイネーブル信号Ｅ及びライト
・ビット・カウント信号を発生するためのプリセッタブ
ルなカウンタである。本実施例においては、シフト・レ
ジスタ３，７のデータ長が１２８ビツトであることから
７ビツトのシンクロナス・アップ・カウンタを用いる。

カウント値のライト・ビット・カウント信号は、ＣＬＲ
本信号により値Ｏにリセットされ、全てのビットが値ｌ
になった時にリップル・キャリー出力ＲＣが１となる。

この１のキャリー出力ＲＣはライト・アレイ・カウンタ
ｌＯのイネーブル信号Ｅ及びフリップ・フロップ１４の
入力として用いられる。また、ライト・ビット・カウン
ト信号は第８図の如く、バッファ◆レジスタ４を介して
、ビデオ・データとともにメモリ・アレイ１に記憶され
る。これにより、各メモリ・アレイに記憶される一連の
ビデオ・データの長さが、リード・ビット・カウント信
号としてビデオ・データに対応付けられて各メモリ・ア
レイのビット１２８〜１３５に記憶される。

シフト・レジスタ１８は、ライト・アドレス・カウンタ
ｌＯ１ライト・ビット・カウンタ１１へのプリセット入
力を与えるシリアル・イン・パラレル・アウトのシフト
レジスタであり、ＣＬＲ＊信号により、出力はオールＯ
にクリアされ、ＡＳＥＴ信号の１状態においてＡＳＳ＊
　（アドレスセットストローブ）信号の立ち上がりで、
セレクタ９により選択されたアドレス値を、シリアル人
力／シフトを行なう。ライト・ビット・カウンタ１１及
びアレイ・アドレス・カウンタ１０はそれぞれ７ビツト
、３ビツトのカウンタであるので、シフト・レジスタ１
８は合わせて１０ビツトのパラレル出力可能なシフトレ
ジスタである。ＮＯＲゲート１７は、前述の外部よりシ
フト・レジスタ１８にシリアル入力された１０ビツトの
アドレス値を、ＷＤＥ＊信号の先頭で、ライト・アドレ
ス・カウンタ１０及びライト・ビット・カウンタ１１に
パラレルロードする為のＡＤＬＤ＊信号を生成する。従
って、ＣＬＲ＊信号の入力後、ＡＳＳ＊信号が入力しな
い場合、ライト・ビット・カウンタ１１及びライト・ア
ドレス・カウンタ１０は“Ｏ”よりカウント・スタート
するが、ＡＳＳ＊、ＡＳＥＴ。

１）ＩＮの各信号により、所定アドレスがセットされる
と、ＷＤＥ木信号（１ライン・ビデオ信号の区間信号）
の入力後のＡＤＬＤ＊信号に同期して、設定されたカウ
ント値よりカウント・スタートする。例えば、ライト・
アドレス・カウンタ１０にアレイ・カウントが０１また
、ライト・ビット書カウンタ１１にビット・カウントが
６４　（１００，００００）とセットすると、第５図（
ｂ）のアドレス・マツプの如くアレイ・アドレスＯのビ
ット・アドレス６４の位置Ｓより書き込みを開始する。

そして、ｌラインが２５６ビツトとすると、アレイ・ア
ドレス２のビット・アドレス６４（位置Ｅ）までの領域
にデータが書き込まれる。一方、ビデオ信号とともに記
憶されるライト・ビット・カウント値（リード・ビット
・カウント値）はｌブロック（即ち、各アレイに対応す
る１２８ビツトをいう）、書き込み後のライト・ビット
・カウント値を示すから、同図のごとくアレイ二〇は７
ＦＨ（１２８ビツト）、アレイ＝１は７ＦＨ（１２８ビ
ツト）、アレイ２は４０Ｈ（６４ビツト）を示す事にな
る。一方、データ・ライト時、ＷＤＥ木信号も“ｌ”又
は“０”が１ビツトとして、同時にライト・データと対
応して書き込まれている。以上のビデオ信号の書き込み
動作のタイミング・チャートを第５図（ｃ）に示す。即
ち、シフト・レジスタ３にセットされたデータは第５図
（ａ）のＤタイプＦ／Ｆ１４の出力であるＷＲＱ信号に
より第８図に示す如く、ライト・データ・バッファ・レ
ジスタ４にラッチされ、各ＷＲＱに対し１２７　（７Ｆ
）Ｉ）。

１２７　（７ＦＨ）、６４　（４０Ｈ）、がメモリ・ア
レイ１に書き込まれる。そして、後述する様に、読み出
し時に再現される。

第６図（ａ）は、メモリ・リード制御ブロック８の具体
的な回路構成例である。

リード・アドレス・カウンタ２０は、メモリ・アレイ１
のリード時のアレイ・アドレスのカウントを行なうカウ
ンタであり、ライト・アドレス・カウンタ１０と同様に
３ビツトのリード・アレイ・アドレス信号を第７図の如
（メモリ・タイミング制御２に出力するシンクロナス・
アップ・カウンタである。リード・アドレス・カウンタ
２０は、ＣＬＲ＊信号で値０にクリアされ、イネーブル
端子Ｅが１の時にリード・クロックＲＣＫが入力される
ことによりカウント・アップされる。

°　リード・ビット・カウンタ２１は、リード・アドレ
ス・カウンタ２０のイネーブル信号Ｅ１および、ＲＤＥ
木信号生成のためのビット長をカウントするための７ビ
ツトのシンクロナス・ダウン・カウンタである。リード
・ビット・カウンタ２１にはメモリ・アレイ１よりビデ
オ・データとともにリードされた、リード・ビット・カ
ウント信号（＝ライト・ビット・カウント信号＝続出さ
れたビデオ・データのビット長を示す）をＲＬＤ信号に
よりロードし、ビデオ・データをシフト・レジスタ７か
らシリアル出力するためのＲＣＫクロック入力毎にカウ
ント・ダウンを行い、カウント値がＯになるとリップル
・キャリー信号ＲＲＣが１になる。従って、ＲＲＣ信号
が１となったときに、シフト・レジスタ７からのビデオ
・データのシリアル出力が終了する。

第５図（ｂ）の状態で記憶された、■ライ２分のデータ
の読み出しのタイミング・チャートを、第６図（ｂ）に
示す。

読み出しのスタート信号であるＲＤＳ＊　（例えば、１
ラインの先頭に出力される）信号より、次のＲＣＫ信号
の１クロック分に渡ってＲＬＤ信号が出力され、メモリ
・アレイ・アドレス０のビット１２８−１３５に書き込
まれていたビット・カウント値（１２８）が、リード・
ビット・カウンタ２１にロードされ、リード・アレイ・
アドレス０に対応して１２８ビツトが出力される。

一方、前述のライト時に、データはアドレス６４より書
き込まれていたので、リード・ビット・カウント値が６
４　（４０Ｈ）となった時に、ＭＲＤＥ＊（ＭＷＤＥが
メモリより読み出された信号）信号が“ＬＯ”になる。

すなわち、Ｌｉ　ＲＤ　Ｅ　＊信号が“ＬＯ”に落ちた
時点より、書き込まれているデータが先頭から　出力さ
れ第６図（ａ）で示される回路のごとく、　ＭＲＤＥ＊
信号の次のＲＣＫ信号から“ＬＯ”になり、最終データ
（リード・アレイ・アドレス二２．リード・ビット・カ
ウンタ・アドレス二〇）が出力された後の、ＲＣＫでＴ
−Ｉ　１”になるＲＤＥ＊信号が、書き込まれた有効デ
ータの区間信号となる。

この様にして、ビデオ・データの出力光（例えば、レー
ザー・ビーム・プリンタ）からのＲＤＳ＊信号の入力か
らＭＲＤＥ＊信号が１のビデオ・データのシフト・レジ
スタ７からのシリアル出力完了後、ＲＤＥ＊信号を形成
することができる。従って、入力した１ラインのデータ
長を示すＲＤＥ＊信号をデータ・リード用のクロック周
波数に応じて形成できる。

Ｄタイプ・フリップ・フロップ２９、ＮＯＲゲート３０
は、第４図のタイミング・チャートに示すようにＲＤＳ
＊信号よりリード・スタートのための信号、ＲＴＯＰ信
号を発生するための回路である。

ＳＲフリップ・フロップ２５、Ｄタイプ・フリップ・フ
ロップ２６、ＡＮＤゲート２７は、ＣＬＲ本信号入力後
の最初のＷＲＱ信号によりメモリ・アレイｌより最初の
データをバッファ・レジスタ４にセットするＦＲＲＱ信
号を発生するための回路である。このＦＲＲＱ信号はＯ
Ｒゲート２８を介してＲＲＱ信号となる。この回路が動
作した後、ＲＴＯＰ信号及びＲＲＣ信号によりバッファ
・レジスタ４のデータ・セット・リクエストが行われる
。すなわち、ＯＲゲート２８の出力ＲＲＱ信号がメモリ
・タイミング制御ブロック２に対してデータ・セット・
リクエストを行い、これに対しメモリ・タイミング制御
ブロック２はＲＤＬＤ信号を出力する。尚、ＦＲＲＱ信
号は、ＲＤＳ＊信号の最初の入力時に、既に、ビデオ・
データのシリアル出力を可能とすべく、予め、バッファ
・レジスタ６に最初に出力すべきビデオ・データを格納
しておくために用いられる。。

第７図は、メモリ・タイミング制御ブロック２の信号線
のやり取りを示す図である。

メモリ・タイミング制御ブロック２は、ＷＲＱ信号、Ｒ
ＲＱ信号を受けてメモリ・アレイ１に対するデータのリ
ード、ライト動作の制御を行なうべ（、アレイ・アドレ
ス信号、ＷＲ倍信号ＲＤ倍信号出力する。

ＷＲＱ信号を受は付けた場合には、第５図示のライト・
アドレス・カウンタｌＯからのライト・アレイ・アドレ
ス信号を使用しライト動作を行い、ＲＲＱ信号を受は付
けた場合には、第６図示のリード・アドレス・カウンタ
２０からのリード・アレイ・アドレス信号を使用してリ
ード動作を行い、また、データ読み出し時にバッファ・
レジスタ６へのデータ・ラッチ信号であるＲＤＬＤ信号
を出力する。

尚、ＷＲＱ信号、ＲＲＱ信号が同時に発生した場合には
、信号に優先順位を付けることによりリード、又はライ
ト動作のいずれか一方を受は付けるようにしておく。

第８図は、シフト・レジスタ３、バッファ・レジスタ４
周辺の信号線のやり取りを示す図である。

ビデオ入力データ信号ＤＩＮは、クロック−ＷＣＫ信号
によりシフト・レジスタ３にシリアルに書き込まれる。

ＷＤＥ＊信号は、シフト動作の許可信号として使用され
る。

バッファ・レジスタ４は、Ｄタイプ・フリップ・フロッ
プでありＷＲＱ信号によりシフト・レジスタ３からのパ
ラレルデータのラッチが行われ、メモリ・アレイ１への
ライト・データとなる。

第９図は、バッファ・レジスタ６、シフト・レジスタ７
周辺の信号線のやり取りを示す図である。

第８図とは逆に、メモリ・アレイｌよりのパラレルなリ
ード・データをＲＤＬＤ信号によりＤタイプ・フリップ
・フロップであるバッファ・レジスタ６にラッチする。

ラッチされたデータは、メモリ・リード制御ブロック８
、シフト・レジスタ７にそれぞれ送られる。

ＲＬＤ信号は、シフト・レジスタ７へのデータのロード
信号として使用される。

第１Ｏ図は書き込み分と書き出し分の一致を検出する回
路である。

第５図（ｂ）で説明したごとく、書き込んだライン数と
、ライト・アレイ・アドレスとは、１対ｌに対応してい
る。従って、リード・アレイ・アドレスとライト・アレ
イ・アドレスが等しいということは、前述の複数ライン
・バッファとしての使用例では、先行して書き込まれた
一連の動作が終了して、追随するリード動作が書き込ま
れた最終ラインの読み出しを終了した場合か、一連のラ
イト／リード・シーケンスの途中で、同一のアレイ・ア
ドレスのアクセスをしてしまった場合である。

第１０図（ａ）において、リード・アレイ・アドレスと
ライト・アレイ・アドレスの一致をコンパレータ６０が
検出して、ＥＱＵ信号を出力すると、Ｊ−にフリップ・
フロップ６３がリセットされ出力ＲＥＮＢ信号は“１“
となり、入力されるＲＤＥ＊ＩＮ信号およびＲＣＫＩＮ
信号はＯＲゲート５４．６５で阻止され、内部の動作は
停止する。この状態はＣＬＲ木信号で解除される。即ち
、ＣＬＲ＊信号が入力されると、Ｊ−にフリップフロッ
プ６３は、セットされＲＥＮＢ信号が０″となり、ＲＣ
ＫＩＮ信号及びＲＤＥ＊ＩＮ信号はＲＣＫ信号及びＲＤ
Ｅ＊信号として内部に供給され読出し動作可能となる。

また、コンパレータ６０の入力は、それぞれＣＬＲ木信
号で０にリセットされているのでコンパレータ６０での
比較は、実質的に１回目の読み出し動作が終了後より有
効となる。ＲＥＮＢ信号はそのまま、外部に出力され、
書き込んだデータ分だけの読み出しが終了した時点で“
ビとなる為外部回路は、これを検出することにより、１
画面のバッファリングの終了と見なせば何ら外部にカウ
ンタ手段を有する必要はない。

以上の様に、シリアルに入力するｌライン分のビデオ・
データを分割してパラレルにメモリ・アレイ１に記憶せ
しめるとともに、分割されて記憶されているビデオ・デ
ータをパラレルに順次読出して、ｌライン分のシリアル
なビデオ・データとして出力するので、メモリ・アレイ
ｌへのビデオ・データの記憶及び書き込みが高速に実行
される。また、メモリ・アレイへの記憶及び読出しが、
時分割で行なわれるので、メモリ・アレイへの記憶の合
い間に読出しを実行することができ、これにより、シリ
アルなビデオ・データの入力と同時に、ビデオ・データ
のシリアル出力が可能となる。

また、メモリ争アレイ１のビデオ・データの記憶動作と
読出し動作とが、夫々ＷＣＫ及びＲＣＫによって動作し
、且つ、それらが独立に動作するので、記憶動作と読出
し動作を非同期に行なうことができる。

更に本発明においては、実質書き込んだライン数分のみ
を読み出した後、終了信号を出力するので、外部回路は
、この信号を以て、１画面の終了と見なせば良く、外部
にライン数をカウントするカウンタ等が不要であり、回
路は著しく簡素化される。更にシーケンシャルなライン
ライト動作に対し、リード動作が追いついてしまい、同
一のアレイにアクセスしてしまう様な異常アクセスにも
ＥＲＲＯＲ信号として使用できる。

さらに本発明においては、書き込みのスタートアドレス
が外部制御可能であるから、例えば、ＲＤＳ＊　（リー
ドスタート）信号に、ＬＢＰ　（レーザービームプリン
ター）の、水平同期信号等を用いると、書き込まれた１
ライン分のデータに対して水平同期信号を、所望画素数
だけシフトさせる事が容易になり、本メモリを用いる事
で、周辺回路が大幅に削減される。また、更にはアドレ
スのカウントプリセット値入力を、シリアル入力とし、
更に入力は、データ入力線と共用しであるので、外部制
御線も極力減らす事ができる。

更に本発明においては、実質書き込んだライン数分のみ
を読み出した後、外部からの読み出し信号が出ても自動
的に停止するので、外部に読み出したライン数等を制御
する制御回路等が不要となり回路が簡素化される。

さらに、書き込んだデータのライン長が、リード・スタ
ートのタイミング信号を入力するだけで再生可能である
ので、従来必要であった読み出し時のライン長カウンタ
が不要になり、本メモリ応用機器の回路構成の簡略化が
可能になる。

また、同じ理由から、ライン毎にデータ長の異なる信号
に対しても対応可能になる。

なお、本実施例においては、アレイ・アドレス・カウン
タの出力の一致を見て終了としたが、内部に書き込んだ
ライン数（ＷＤＥ＊の数）と読み出したライン数（ＲＤ
Ｅ木の数）を計数するカウンタを用いても、本発明の主
旨をそこなう事な〈実施される事は容易に類推される。

〔効果〕

以上説明した様に本発明によると、外部に特別な付加装
置を設けることなく、効率的に動作可能であり、且つ、
任意の態様で動作可能なデータ入出力メモリを提供でき
る。

【図面の簡単な説明】

第１図（ａ）は、本発明によるメモリのブロック構成例
を示す図、 第１図（ｂ）は、第１図（ａ）の動作タイミング・チャ
ート図、 第２図〜第４図は、回路動作説明のためのタイミング・
チャート図、 第５図（ａ）は、第１図（ａ）のメモリ・ライト制御ブ
ロック５の構成例を示す説明図、第５図（ｂ）はメモリ
・アレイのアドレス・マツプを示す図、 第５図（Ｃ）は、第５図（ａ）の動作タイミング・チャ
ート図、 第６図（ａ）は、第１図のメモリ・リード制御ブロック
８の構成例を示す図、 第６図（ｂ）は、第６図（ａ）の動作タイミング・チャ
ート図、 第７図は、第１図のメモリ・タイミング制御ブロック２
の構成例を示す図、 第８図は、第１図のシフト・レジスタ及びバッファ・レ
ジスタ４周辺の構成例を示す図、第９図は、第１図のバ
ッファ・レジスタ６及びシフト・レジスタ７周辺の構成
例を示す図、第１０図（ａ）は、書込みアドレスと読出
しアドレスの一致を検知する回路図、 第１０図（ｂ）は、第１０図（ａ）の動作タイミング・
チャート図であり、第１１図は従来技術を示す図である
。 図において、ｌはメモリ・アレイ、２はメモリ・タイミ
ング制御ブロック、３及び７はシフト・レジスタ、４及
び６はバッファ・レジスタ、５はメモリ・ライト制御ブ
ロック、８はメモリ・リード制御ブロックである。

Claims (1)

【特許請求の範囲】
1. 同時かつ非同期にデータの逐次格納、逐次読み出しを可
   能ならしめるべく、書き込みアドレスカウンタと読み出
   しアドレスカウンタ及び入出力用シフトレジスタを内蔵
   し、逐次書き込まれた一連のデータの逐次読み出し終了
   後、前記終了信号を出力する手段を有する事を特徴とす
   るデータ入出力メモリ。