KR910004788Y1 - 픽츄어인 픽츄어의 듀얼포트 메모리용 데이터전송 제어신호 발생회로 - Google Patents

Abstract

내용 없음.

Description

픽츄어인 픽츄어의 듀얼포트 메모리용 데이터전송 제어신호 발생회로

제 1 도는 본 고안의 회로도.

제 2, 3 도는 제 1 도의 각 부분에 대한 파형도.

* 도면의 주요부분에 대한 부호의 설명

10-16 : 제 1-7플립플롭 20-22 : 제1-3논리곱소자

30, 31 : 제1, 2부논리곱소자

본 고안은 픽츄어인 픽츄어(Picture in Picture : 이하 PIP라함)화상처리장치에 관한 것으로 특히 자화면을 구성하는 화상신호를 일시저장하기 위한 듀얼포트 메모리의 데이터 전송타이밍을 제어할 수 있는 데이터 전송 제어신호를 발생하는 회로에 관한 것이다.

통상적으로 PIP화상처리장치는 하나의 모화면과 상기 모화면의 일부구간에 다른 화면특성을 갖는 자화면을 스크린에 함께 디스플레이하는 장치를 말하는데, 상기 PIP화상처리장치는 자화면을 구현하기 위하여 자화면 영상신호를 일시 저장하여 독출출력하는 메모리소자로 듀얼포트 메모리를 사용하는 방식이 개발되었다.

상기 듀얼포트 메모리는 랜덤데이터 입출력포트 및 시리얼 입출력포트와 어드레스 및 억세스 제어신호를 입력하는 제어포트와 데이터를 저장하는 메모리셀, 메모리셀중 한행의 데이터를 입력하여 래치하는 레지스터가 있어 램덤데이터 입출력포트로 데이터를 입력하여 메모리셀에 저장하면서 동시에 시리얼데이터 입출력포트로 상기 저장시 저장동작 중간의 짧은 시간에 한행에 대한 데이터들을 메모리셀에서 독출하여 레지스터에 저장한 다음 랜덤데이터 입출력포트로 순차적으로 입력하는 데이터를 메모리셀에 저장하는 동안 상기 독출된 한행분의 데이터를 순차적으로 출력하거나 또는 램덤데이터 입출력포트로 데이터를 메모리셀로부터 순차적으로 독출하여 랜덤포트를 통해 출력하면서 시리얼 데이터 입출력포트를 통해 순차적으로 입력되는 데이터를 레지스터에 저장하면서 레지스터에 데이터가 완충되면 랜점포트의 리드동작을 중단시켜 레지스터에 완충된 데이터를 메로리셀로 전송하여 메모리셀의 한행에 저장하는 동작을 반복함으로 양포트로 리드 및 라이트를 동시에 수행할 수 있다.

상기 듀얼포트 메모리는 시리얼 입출력포트와 메모리셀간의 데이터 전송을 할 경우 데이터전송 제어신호가 인가된 상태에서 행을 지정하는 라스바(RAS Bar : 이하 RAS라함)신호로 데이터를 상호 전송하게 되는데 PIP화상처리장치에 사용될시 데이터전송 제어신호(이하 DTB라함)는 메인화면으로 디스플레이(Display)화상신호에서 분리된 메인수평동기신호(이하 MHSYN)를 기준으로 생성되고 RAS는 상기 메인화면으로 디스플레이될 화상신호와 다른 신호 특성을 갖는 자화면으로 디스플레이될 화상신호로부터 분리된 상기 MHSYN와 다른 펄스폭을 갖는 서브수평동기신호(이하 SHSYN라함)에 동기되어 발생 됨으로서 DTB가 인가될 때 RAS가 인가되지 않거나 왜곡된 RAS가 인가되어 데이터가 전송되지 못하여 자화면상에 데이터가 없는 수평주사기간이 발생하는 경우가 발생하는 문제점이 있다.

상기 문제점은 MHSYN와 SHSYN의 동기 펄스폭이 일치하지 않아 MHSYN을 기점으로 SHSYN이 동기펄스폭 차이만큼씩 이동하게 되어 SHSYN과 DTB가 중첩될 때 발생하게 된다.

따라서 본 고안의 목적은 PIP화상처리장치에 듀얼포트 메모리 사용할 경우 듀얼포트 메모리에 데이터를 정확하게 억세스할 수 있는 PIP의 듀얼포트 메모리용 데이터전송 제어신호 발생회로를 제공함에 있다.

이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.

제 1 도는 본 고안의 회로도로서, 제1동기분리부로부터 출력되는 MHSYN를 입력단자(D) 및 클리어단자로 입력하여 분주회로부로부터 클럭단자(CLK)로 인가되는 RAS에 동기시켜 비반전출력단자(Q)로 출력하는 제1플립플롭(10)과, 제1동기분리부로부터 클리어단자로 인가되는 MHSYN에 의해 클리어된 후 상기 제1플립플롭(10)의 출력을 입력단자(D)로 입력하여 분주회로부로부터 클럭단자로 인가되는 RAS에 동기시켜 비반전출력단자(Q)를 통해 출력하는 제2플립플롭(11)와, 제1동기분리부로부터 클리어단자로 인가되는 상기 MHSYN에 의해 클리어된후 상기 제2플립플롭(11)의 출력을 입력단자(D)로 입력하여 분주회로로부터 클럭단자로 인가되는 RAS에 동기시켜 반전 출력단자를 통해 출력하는 제3플립플롭(12)와, 상기 제2 및 제3플립플롭(11, 12)의 출력을 제1 및 제2입력단자로 입력하여 논리곱 연산함으로 합성하는 제1논리곱소자(20)와, 제2동기분리부로부터 출력되는 SHSYN을 입력단자(D) 및 클리어단자로 입력하여 분주회로부로부터 인가되는 RAS에 동기시켜 비반전 출력단자(Q)를 통해 출력하는 제4플립플롭(13)과, 제2동기분리부로부터 클리어단자로 인가되는 SHSYN에 의해 클리어된후 상기 제4플립플롭(13)의 출력을 입력단자(D)로 입력하여 분주회로부로부터 클럭단자(CLR)로 인가되는 RAS에 동기시켜 비반전출력단자(Q)를 통해 출력하는 제5플립플롭(14)과, 제2동기분리부로부터 클리어단자로 인가되는 SHSYN에 의해 클리어된후 상기 제5플립플롭(14)의 출력을 입력하여 분주회로부로부터 클럭단자(CLK)로 인가되는 RAS에 동기시켜 반전출력단자를 통해 반전출력하는 제6플립플롭(15)과, 상기 제5 및 제6플립플롭(14, 15)의 출력을 제1 및 제2입력단자로 입력하여 논리곱연산함으로 합성출력하는 제2논리곱소자(21)와, 데이터전송 마스크신호 발생부로부터 출력되는 데이터전송 마스크신호(이하 DTMSK라함)입력단자(D)로 입력하여 제1동기분리부로부터 클럭단자로 인가되는 MHSYN에 동기시켜 비반전출력단자(Q)와 반전출력단자래치 출력하는 제7플립플롭(16)와, 상기 제1논리곱소자(20)의 출력을 제1입력단자로 그리고 상기 제7플립플롭(16)의 비반전출력단자(Q)의 출력을 제2입력단자로 입력하여 부논리곱 연산함으로 상기 두 입력신호를 합성하는 제1부논리곱소자(30)와, 상기 제2논리곱소자(21)의 출력을 제1입력단자로 그리고 상기 제7플립플롭(16)의 반전출력단자의 출력을 제2입력단자로 입력하여 부논리곱 연산함으로 상기 두입력신호를 합성하는 제2부논리곱소자(31)와, 상기 제1 및 제2부논리곱소자(30, 31)의 출력을 제1 및 제2입력단자로 입력하여 논리곱 연산함으로 상기 두 입력신호로 DTB를 발생하는 제3논리곱소자(22)로 구성하며 제 2 도 및 제 3 도는 제 1 도의 각 부분에 대한 동작 파형도로 제 2 도 및 제 3 도중 MHSYN은 라인(1)상에 인가되는 메인수평동기 신호이고, SHSYN은 라인(2)상에 인가되는 서브수평동기 신호이며, RAS는 라인(3)상에 인가되는 라스바 신호이고, DTMSK는 라인(4)상에 인가되는 데이터전송 마스크 신호이며, PMDT는 제1논리곱소자(20)의 출력이고, PSDT는 제2논리곱 소자(21)의 출력이며, MDTB는 제1부논리곱소자(30)의 출력이고, SDTB는 제2부논리곱소자(31)의 출력이며, DTSEL1은 제7플립플롭(16)의 비반전출력단자(Q)의 출력인 제1DTB선택 신호이고, DTSEL2는 제2플립플롭(16)의 반전출력단자의 출력인 제2DTB선택 신호이며, MDTB는 MHSYN에 의해 발생된 데이터전송 제어신호이고, SDTB는 SHSYN에 의해 발생된 데이터전송 제어신호이고, DTB는 제3논리곱소자(22)의 출력인 데이터전송 제어신호이다.

따라서 본 고안을 제 1-3 도를 참조하여 상세히 설명한다.

먼저 제 2 도는 MHSYN가 SHSYN보다 위상이 앞서는 경우의 제 1 도에 대한 동작파형도이고 제 3 도는 MHSYN가 SHSYN보다 위상이 뒤지는 경우 제 1 도에 대한 동작파형도임을 명시하며 제 2 도와 제 3 도에서 점선으로 네모친 부분은 RAS가 불안정한 구간이다.

제 1 도에 도시하지 않은 제1동기분리부는 메인화면으로 도시된 화상신호중의 수평 및 수직동기신호를 분리하고 제2동기분리부는 자화면으로 디스플레이될 화상신호중의 수평 및 수직동기신호를 분리하는 통상의 회로이며 분주회로부는 기준주파수의 클럭펄스열을 분주하여 RAS를 발생하는 통상의 회로이고 데이터전송 마스크신호 발생부는 SHSYN신호로 통상의 지식을 가진자라면 손쉽게 구성할 수 있음은 명확하다.

라인(1)상에 제 2나 제 3 도중의 MHSYN가 인가되고 라인(2)상에는 제 2 도나 제 3 도중의 SHSYN가 인가되며 그리고 라인(3)상에 제 2 도 및 제 3 도중의 RAS가 인가되고 라인(4)상에는 제 2 도나 제 3 도의 MHSYN가 인가되면 상기 라인(1)상의 MHSYN를 클리어단자와 입력단자(D)로 입력하고 라인(3)상의 RAS를 클럭단자(CLK)로 입력하는 제1플립플롭(10)은 MHSYN의 기준논리상태(여기서는 로우논리상태로 이하 로우논리상태라함)로 비반전출력단자(Q)에 로우논리상태를 하여 MHSYN가 로우논리상태에서 소정논리상태(여기서는 하이논리상태로서 이하 하이논리상태라함)로 변화한후 RAS가 로우논리상태에서 하이논리상태로 변화하는 순간에 입력단자(D)의 비반전출력단자(Q)로 MHSYN을 래치하여 유지하고 있던 로우논리상태를 하이논리상태로 시킴으로 MHSYN을 RAS로 동기시킨다.

그러면 라인(1)상의 MHSYN를 클리어단자로 입력하면 상기 MHSYN의 로우논리상태에 의해 클리어된후 MHSYN의 하이논리상태에서 입력단자(D)로 상기 제1플립플롭(10)의 출력을 입력하는 제2플립플롭(11)은 클럭단자(CLK)로 인가되는 라인(3)상의 RAS가 로우논리상태에서 하이논리상태로 변화하는 순간에 입력단자(D)의 입력신호를 비반전 출력단자(Q)로 래치함으로서 RAS에 동기된 MHSYN의 로우논리상태를 RAS의 1주기에 해당하는 폭만큼 확장하여 라인(5)을 통해 제3플립플롭(12)의 입력단자(D)와 제1논리곱소자(20)의 제1입력단자로 전송한다.

상기 제2플립플롭(11)의 출력을 입력단자(D)로 입력하는 제3플립플롭(12)은 라인(1)을 통해 클리어단자로 인가되는 MHSYN의 로우논리상태로 반전출력단자를 하이논리상태로 클리어한후 상기 MHSYN의 하이논리상태에서 상기 입력단자(D)의 입력신호를 라인(3)을 통해 클럭단자로 인가되는 RAS가 로우논리상태에서 하이논리상태로 변화하는 순간에 반전출력단자로 반전 래치하여 라인(1)상의 MHSYN의 로우논리상태를 RAS의 2주기에 해당하는 폭만큼 확장반전시켜 제1논리곱소자(20)의 제2입력단자로 출력한다.

상기 제2플립플롭(11)의 출력을 제1입력단자로 그리고 상기 제3플립플롭(12)의 출력을 제2입력단자로 입력하는 제1논리곱소자(20)는 상기 두입력신호를 논리곱 연산함으로서 MHSYN가 로우논리상태에서 하이논리상태로 변화한후 임의번째(여기서는 2번째로 이하 2번째라함)RAS의 라이징엣지(Rising edge)에서 RAS의 1주기에 해당하는 폭을 갖는 하이논리상태의 MHSYN에 의해 생성되는 반전된 데이터전송 제어신호(이하 PDMT라함)즉 제 2 도나 제 3 도중의 도시된 PMDT를 발생하여 제1부논리곱소자(30)의 제1입력단자로 출력한다.

한편 라인(2)상의 SHSYN를 클리어단자과 입력단자(D)로 입력하고 라인(3)상의 RAS를 클럭단자(CLK)로 입력하는 제4플립플롭(13)은 SHSYN의 로우논리상태에 의해 비반전출력단자(Q)를 로우논리상태로 유지하다가 SHSYN가 하이논리상태로 변화한후 RAS가 로우논리상태에서 하이논리상태로 변화하는 순간에 입력단자(D)의 SHSYN을 비반전출력단자(Q)로 래치하여 유지하고 있던 로우논리상태를 하이논리상태로 변화시킴으로 SHSYN을 RAS로 동기시킨다.

그러면 라인(2)상의 SHSYN의 로우논리상태에 의해 클리어된후 SHSYN의 하이논리상태에서 입력단자(D)로 상기 제4플립플롭(13)의 출력을 입력하는 제5플립플롭(14)은 클럭단자(CLK)로 인가되는 라인(3)상의 RAS가 로우논리상태에서 하이논리상태로 변화하는 순간에 입력단자(D)의 입력신호를 비반전출력단자(Q)로 래치함으로써 RAS에 동기된 MHSYN의 로우논리상태를 RAS의 1주기에 해당하는 폭만큼 확장하여 라인(6)을 통해 제6플립플롭(15)의 입력단자(D)와 제2논리곱소자(21)의 제1입력단자로 전송한다.

상기 제5플립플롭(14)의 출력을 입력단자(D)로 입력하는 제6플립플롭(15)은 라인(2)을 통해 클리어단자로 인가되는 SHSYN의 로우논리상태로 반전출력단자를 하이논리상태로 클리어한후 상기 SHSYN의 하이논리상태에서 상기 입력단자(D)의 입력신호를 라인(3)을 통해 클럭단자(CLK)로 인가되는 RAS가 로우논리상태에서 하이논리상태로 변화하는 순간에 반전출력단자로 반전래치하여 라인(1)상의 SHSYN의 로우논리상태를 RAS의 2주기에 해당하는 폭만큼 확장반전시켜 제2논리곱소자(21)의 제2입력단자로 출력한다.

상기 제5플립플롭(14)의 출력을 제1입력단자로 그리고 상기 제6플립플롭(15)의 출력을 제2입력단자로 입력하는 제2논리곱소자(21)는 상기 두 입력신호를 논리곱 연산함으로서 SHSYN가 로우논리상태에서 하이논리상태로 변화한후 2번째 RAS의 라이징엣지(Rising edge)에서 RAS의 1주기에 해당하는 폭을 갖는 하이논리상태의 SHSYN에 의해 생성되는 반전된 DTB(이하 PSDT라함)를 즉, 제 2 도나 제 3 도중의 PSDT를 발생하여 제2부논리곱소자(31)의 제1입력단자로 출력한다.

이때 상기 라인(4)을 통해 제 2 도나 제 3 도의 DSMSK를 입력단자(D)로 입력하는 제7플립플롭(16)은 상기 라인(1)을 통해 인가되는 MHSYN의 라이징엣지 되는 순간에 상기 DTMSK를 비반전출력단자(Q)로 래치하고 반전출력단자로는 반전래치함으로서 제 2 도에서와 같이 DTMSK가 하이논리상태일 때 MHSYN의 라이징엣지가 있을 경우 비반전출력단자(Q)에는 하이논리상태를 갖는 제1DTB선택신호(이하 DTSEL1라함) 즉, 제 2 도 DTSEL1을 발생하고 반전출력단자에는 로우논리 상태의 제2DTB선택신호(이하 DTSEL2라함) 즉, 제 2 도 DTSEL2를 발생하여 DTSEL1은 제1부논리곱소자(30)의 제2입력단자로 DTSEL2는 제2부논리곱소자(31)의 제2입력단자로 출력하며, 제 3 도에서와 같이 DTMSK가 로우논리상태일 때 MHSYN의 라이징엣지가 있을 경우엔 로우논리상태를 갖는 제 3 도 DTSEL1을 비반전출력단자(Q)에 하이논리상태를 갖는 제 3 도 DTSEL2을 반전출력단자에 발생하여 제1부논리곱소자(30)의 제2입력단자로 DTSEL1을 제2부논리곱소자(31)의 제2입력단자로는 DTSEL2를 출력한다.

그러면 상기 PMDT를 제1논리곱소자(20)로부터 제1입력단자로 입력하는 제1부논리곱소자(30)는 상기 PMDT를 제2입력단자로 인가되는 제7플립플롭(16)의 DTSEL1과 부논리곱 연산을 함으로서, 상기 PMDT를 반전시키거나 하이논리상태를 갖는 MHSYN에 의한 데이터전송 제어신호(이하 MDTB라함)을 발생하여 제3논리곱소자(22)의 제1입력단자로 출력하는데 제 2 도 DTSEL1이 제2입력단자로 인가된 경우에는 제 2 도 MDTB를 발생하여 제 3 도 DTSEL1이 제2입력단자로 인가된 경우엔 제 3 도 MDTB를 발생한다.

한편 상기 PSDT를 제2논리곱소자(21)로부터 제1입력단자로 입력하는 제2부논리곱소자(31)도 상기 PSDT를 제2입력단자로 인가되는 제7플립플롭(16)의 DTSEL2와 부논리곱연산함으로서 상기 PSDT를 반전시키거나 하이논리상태를 갖는 SHSYN에 의한 데이터전송 제어신호(이하 SDTB라함)발생하여 제3논리곱소자(22)의 제2입력단자로 출력하는데 제 2 도 DTSEL2가 인가된 경우에는 제 2 도 MDTB를 발생하며 그리고 제 3 도 DTSEL2가 인가된 경우에는 제 3 도 SDTB를 발생하게 된다.

이때 제3논리곱소자(22)는 상기 제1 및 제2부논리곱소자(30,31)의 MDTB와 SDTB를 제1 및 제2입력단자로 입력하여 논리곱연산함으로서 상기 MHSYN가 로우논리상태에서 하이논리상태로 변화한후 두번째 라이징엣지되는 RAS에서부터 상기 RAS의 1주기에 해당하는 폭의 로우논리상태를 갖는 펄스열중 상기 SHSYN가 로우논리상태에서 하이논리상태로 천이한후 두번째 라이징엣지되는 RAS에서부터 상기 RAS의 1주기에 해당하는 폭의 로우논리상태를 갖는 펄스가 삽입된 DTB를 발생하여 듀얼포트 메모리로 공급한다.

상기 설명중 제1-7플립플롭(10-16)의 프리셋단자와 제7플립플롭(16)의 클리어단자는 공급전압(Vcc)에 접속됨은 공지의 사실로서 상세히 설명하지 않았다.

상술한 바와같이 DTB가 듀얼포트 메모리로 인가될 때 항상 안정된 RAS가 인가되도록 만들어줌으로서 듀얼포트 메모리의 메모리셀과 레지스터간의 데이터전송이 안정되게 이루어지게 함으로서 듀얼포트 메모리를 정확하게 억세스할 수 있는 이점이 있다.

Claims (3)

1. 제1, 2동기분리부와 분주회로부 및 DTMSK발생부, 듀얼포트메모리를 구비한 PIP화상처리장치에 있어서, 상기 제1동기분리부의 MHSYN와 분리회로부의 RAS로 상기 MHSYN의 펄스로부터 RAS가 임의번째 기준논리상태에서 소정 논리상태로 변화하는 순간으로부터 상기 RAS의 한주기에 해당하는 폭의 소정논리 상태를 갖는 펄스열로 된 PDMT를 발생하는 제1펄스합성 수단과, 상기 제2동기분리부의 SHSYN와 분주회로부의 RAS를 입력하여 상기 SHSYN의 펄스로부터 RAS가 임의번째 기준논리상태에서 소정논리상태로 변화하는 순간으로부터 상기 RAS의 한주기에 해당하는 폭의 소정논리상태를 갖는 펄스열로 된 SMDT를 발생하는 제2펄스합성수단과, 상기 제1동기분리부의 MHSYN으로 DTMSK발생부의 DTMSK를 래치하여 서로 상반된 논리상태를 갖는 DTSEL1과 DTSEL2를 발생하는 래치수단과, 상기 래치수단의 DTSEL1, 2신호에 의해 상기 제1펄스합성 수단의 PMDT나 제2펄스합성 수단의 PSDT를 선택반전 함으로서 상기 PMDT를 반전한 펄스열중에 상기 PSDT반전한 펄스가 삽입된 DTB를 합성하여 상기 듀얼포트 메모리로 공급하는 DTB합성 수단으로 구성됨을 특징으로 하는 듀얼포트 메모리용 데이터전송 제어신호 발생회로.
2. 제 1 항에 있어서, DTB합성 수단이 상기 제1논리곱소자(20)의 출력을 제1입력단자로 그리고 상기 제7플립플롭(16)의 비반전출력단자(Q)의 출력을 제2입력단자로 입력하여 부논리곱 연산함으로 상기 두 입력신호를 합성하는 제1부논리곱수단과, 상기 제2논리곱소자(21)의 출력을 제1입력단자로 그리고 상기 제7플립플롭(16)의 반전출력단자의 출력을 제2입력단자로 입력하여 부논리곱 연산함으로 상기 두입력신호를 합성하는 제2부논리곱수단과, 상기 제1 및 제2부논리곱소자(30, 31)의 출력을 제1 및 제2입력단자로 입력하여 논리곱 연산함으로 상기 두 입력신호로 DTB를 발생하는 제3논리곱수단을 특징으로 하는 회로.
3. 제 1 항에 있어서, 제2펄스합성 수단이 제1동기분리부로부터 출력되는 MHSYN를 입력단자(D) 및 클리어단자로 입력하여 분주회로부로부터 클럭단자(CLK)로 인가되는 RAS에 동기시켜 비반전출력단자(Q)로 출력하는 제1플립플롭과, 제1동기분리부로부터 클리어단자로 인가되는 MHSYN에 의해 클리어된 후 상기 제1플립플롭의 출력을 입력단자(D)로 입력하여 분주회로부로부터 클럭단자로 인가되는 RAS에 동기시켜 비반전 출력단자(Q)를 통해 출력하는 제2플립플롭과, 제1동기분리부로부터 클리어단자로 인가되는 상기 MHSYN에 의해 클리어된후 상기 제2플립플롭의 출력을 입력단자(D)로 입력하여 분주 회로로부터 클럭단자(CLK)로 인가되는 RAS에 동기시켜 반전 출력단자를 통해 출력하는 제2플립플롭과, 상기 제2 및 제3플립플롭의 출력을 제1 및 제2입력단자로 입력하여 논리곱 연산함으로 PMDT를 합성하는 제1논리곱소자를 특징으로 하는 회로.