CN106788331B - 一种有限长冲激响应滤波电路及可编程逻辑器件 - Google Patents
一种有限长冲激响应滤波电路及可编程逻辑器件 Download PDFInfo
- Publication number
- CN106788331B CN106788331B CN201611043409.7A CN201611043409A CN106788331B CN 106788331 B CN106788331 B CN 106788331B CN 201611043409 A CN201611043409 A CN 201611043409A CN 106788331 B CN106788331 B CN 106788331B
- Authority
- CN
- China
- Prior art keywords
- selector
- selects
- output
- input
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H2017/0072—Theoretical filter design
- H03H2017/0081—Theoretical filter design of FIR filters
Landscapes
- Logic Circuits (AREA)
- Complex Calculations (AREA)
Abstract
一种有限长冲激响应滤波电路及可编程逻辑器件。本发明提供了一种FIR电路及FPGA，该FIR电路包括：第一输入端x、第二输入端h、输出端p、乘法器及加法器、与第一输入端x及第一输入级联数据cx i连接的第一支路、与第二输入端h连接的第二支路、连接加法器与输出端p的第三支路，第一支路输出第一输出级联数据cxo，第一支路的输出结果与第二支路的输出结果输入乘法器，乘法器的输出结果连接至加法器，加法器将乘法器的输出结果与第二输入级联数据cp i进行运算，输出第二输出级联数据cpo；第一支路、第二支路及第三支路由硬核配置形成。本发明不需要通过外部的寄存器和绕线，解决了现有需要借助DSP外部资源配置实现多通道收缩型FIR的问题。
Description
技术领域
本发明涉及FPGA(Field-Programmable GateArray，可编程逻辑器件)数字时钟领域，尤其涉及一种有限长冲激响应滤波电路及FPGA。
背景技术
有限长冲激响应(FIR)滤波器，是数字信号处理系统中最基本的元件，它可以在保持任意幅频特性的同时具有严格的线性相频特性，同时因其单位抽样响应是有限长的，因而FIR滤波器是稳定的系统。因此FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的作用。
现有FPGA中DSP内嵌的收缩型FIR都只有单通道收缩型FIR，要实现多通道收缩型FIR都需要借助DSP外部资源配置来进行实现，这会消耗大量FPGA的绕线资源，同时因为DSP外部绕线长度增加，会增大寄存器到DSP的延迟，从而可能会影响实现FIR的最高时钟频率。
发明内容
本发明提供了一种有限长冲激响应滤波电路及FPGA，以解决现有需要借助DSP外部资源配置实现多通道收缩型FIR的问题。
本发明提供了一种有限长冲激响应滤波电路，包括：第一输入端x、第二输入端h、输出端p、乘法器及加法器、与第一输入端x及第一输入级联数据cxi连接的第一支路、与第二输入端h连接的第二支路、连接加法器与输出端p的第三支路，第一支路输出第一输出级联数据cxo，第一支路的输出结果与第二支路的输出结果输入乘法器，乘法器的输出结果连接至加法器，加法器将乘法器的输出结果与第二输入级联数据cpi进行运算，输出第二输出级联数据cpo；
第一支路包括选择器mux0、依次级联的输入寄存器reg0、输入寄存器reg1、输入寄存器reg2、选择器mux1、选择器mux2及选择器mux6；选择器mux0用于选择数据为第一输入端x或者第一输入级联数据cxi，选择器mux0的输出连接输入寄存器reg0、选择器mux1及选择器mux2，输入寄存器reg0的输出连接输入寄存器reg1、选择器mux1及选择器mux2，输入寄存器reg1的输出连接输入寄存器reg2及选择器mux1，选择器mux1输出第一输出级联数据cxo，选择器mux2的输出连接选择器mux6，选择器mux6的输出结果输入乘法器；
第二支路包括输入寄存器reg4、选择器mux4，输入寄存器reg4的输入连接第二输入端h，输入寄存器reg4的输出连接选择器mux4，选择器mux4用于选择是否旁路输入寄存器reg4，选择器mux4的输出结果输入乘法器；
第三支路包括输出寄存器reg7、选择器mux8，输出寄存器reg7的输入连接加法器，输出寄存器reg7的输出连接选择器mux8，选择器mux8用于选择是否旁路输出寄存器reg7，选择器mux8连接输出端p，选择器mux8输出第二输出级联数据cpo；
在乘法器与加法器之间，还设置有流水线寄存器reg6及选择器mux7，选择器mux7用于选择是否旁路流水线寄存器reg6。
进一步的，选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
进一步的，选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg0的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
进一步的，选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
进一步的，选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg0的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
进一步的，选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
进一步的，选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
进一步的，选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
进一步的，选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
进一步的，还包括第四支路，第四支路连接反向级联数据链输入端czi，第四支路包括输入寄存器reg3、选择器mux3、预加器、预加寄存器reg5、选择器mux5；输入寄存器reg3用于选择反向级联数据链输入端czi或者选择延迟1个时钟周期的反向级联数据链输入端czi，选择器mux3用于选择第一输出级联数据cxo、输入寄存器reg3的输出或者反向级联数据链输入端czi，选择器mux3输出连接反向级联数据链输出端czo与预加器的输入，预加器的输入还连接选择器mux2的输出，预加器的输出连接预加寄存器reg5，选择器mux5用于选择使能或者旁路预加寄存器reg5，选择器mux5的输出连接选择器mux6的输入。
进一步的，选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能第四支路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
进一步的，选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能第四支路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
进一步的，选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能第四支路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
进一步的，选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能第四支路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
本发明提供了一种可编程逻辑器件，其设置有本发明提供的有限长冲激响应滤波电路。
本发明的有益效果：
本发明提供了一种有限长冲激响应滤波电路，直接通过硬核配置实现FIR，不需要通过外部的寄存器和绕线，解决了现有需要借助DSP外部资源配置实现多通道收缩型FIR的问题，减少了寄存器输出到逻辑运算单元之间的延时，使其时序性能优于通过软IP实现的FIR。进一步的，直接通过配置可实现单通道和多通道FIR滤波器能节省数字逻辑处理模块外大量的FPGA绕线资源和寄存器资源，可通过硬核直接配置支持单通道和多通道FIR滤波器，节省软IP资源，通过硬核配置可直接实现的FIR，不需要通过外部的寄存器和绕线，减少寄存器输出到逻辑运算单元之间的延时，使其时序性能优于通过软IP实现的FIR。
附图说明
图1为本发明第一实施例提供的FIR电路的电路连接示意图；
图2为单通道收缩型FIR电路的结构示意图；
图3为双通道收缩型FIR电路的结构示意图；
图4为对称单通道收缩型FIR电路的结构示意图；
图5为对称双通道收缩型FIR电路的结构示意图；
图6为本发明第二实施例提供的FIR电路的电路连接示意图；
图7为本发明第二实施例中的一种单通道收缩型FIR电路连接示意图；
图8为本发明第二实施例中的另一种单通道收缩型FIR电路连接示意图；
图9为本发明第二实施例中的一种双通道收缩型FIR电路连接示意图；
图10为本发明第二实施例中的另一种双通道收缩型FIR电路连接示意图；
图11为本发明第二实施例中的一种对称单通道收缩型FIR电路连接示意图；
图12为本发明第二实施例中的另一种对称单通道收缩型FIR电路连接示意图；
图13为本发明第二实施例中的一种对称双通道收缩型FIR电路连接示意图；
图14为本发明第二实施例中的另一种对称双通道收缩型FIR电路连接示意图。
具体实施方式
现通过具体实施方式结合附图的方式对本发明做出进一步的诠释说明。
第一实施例：
图1为本发明第一实施例提供的FIR电路的电路连接示意图，由图1可知，在本实施例中，本发明提供的FIR电路包括：第一输入端x、第二输入端h、输出端p、乘法器及加法器、与第一输入端x及第一输入级联数据cxi连接的第一支路、与第二输入端h连接的第二支路、连接加法器与输出端p的第三支路，第一支路输出第一输出级联数据cxo，第一支路的输出结果与第二支路的输出结果输入乘法器，乘法器的输出结果连接至加法器，加法器将乘法器的输出结果与第二输入级联数据cpi进行运算，输出第二输出级联数据cpo；
第一支路包括选择器mux0、依次级联的输入寄存器reg0、输入寄存器reg1、输入寄存器reg2、选择器mux1、选择器mux2及选择器mux6；选择器mux0用于选择数据为第一输入端x或者第一输入级联数据cxi，选择器mux0的输出连接输入寄存器reg0、选择器mux1及选择器mux2，输入寄存器reg0的输出连接输入寄存器reg1、选择器mux1及选择器mux2，输入寄存器reg1的输出连接输入寄存器reg2及选择器mux1，选择器mux1输出第一输出级联数据cxo，选择器mux2的输出连接选择器mux6，选择器mux6的输出结果输入乘法器；
第二支路包括输入寄存器reg4、选择器mux4，输入寄存器reg4的输入连接第二输入端h，输入寄存器reg4的输出连接选择器mux4，选择器mux4用于选择是否旁路输入寄存器reg4，选择器mux4的输出结果输入乘法器；
第三支路包括输出寄存器reg7、选择器mux8，输出寄存器reg7的输入连接加法器，输出寄存器reg7的输出连接选择器mux8，选择器mux8用于选择是否旁路输出寄存器reg7，选择器mux8连接输出端p，选择器mux8输出第二输出级联数据cpo；
在乘法器与加法器之间，还设置有流水线寄存器reg6及选择器mux7，选择器mux7用于选择是否旁路流水线寄存器reg6。
在一些实施例中，上述实施例中的选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
在一些实施例中，上述实施例中的选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg0的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
在一些实施例中，上述实施例中的选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
在一些实施例中，上述实施例中的选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg0的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
在一些实施例中，上述实施例中的选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
在一些实施例中，上述实施例中的选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
在一些实施例中，上述实施例中的选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
在一些实施例中，上述实施例中的选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
在一些实施例中，上述实施例中的电路还包括第四支路，第四支路连接反向级联数据链输入端czi，第四支路包括输入寄存器reg3、选择器mux3、预加器、预加寄存器reg5、选择器mux5；输入寄存器reg3用于选择反向级联数据链输入端czi或者选择延迟1个时钟周期的反向级联数据链输入端czi，选择器mux3用于选择第一输出级联数据cxo、输入寄存器reg3的输出或者反向级联数据链输入端czi，选择器mux3输出连接反向级联数据链输出端czo与预加器的输入，预加器的输入还连接选择器mux2的输出，预加器的输出连接预加寄存器reg5，选择器mux5用于选择使能或者旁路预加寄存器reg5，选择器mux5的输出连接选择器mux6的输入。
在一些实施例中，上述实施例中的选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能第四支路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
在一些实施例中，上述实施例中的选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能第四支路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
在一些实施例中，上述实施例中的选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能第四支路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
在一些实施例中，上述实施例中的选择器mux0在选择并行输入第一输入端x及第一输入级联数据cxi，选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能第四支路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
对应的，本发明提供了一种可编程逻辑器件，其设置有本发明提供的有限长冲激响应滤波电路。
现结合具体应用场景对本发明做进一步的诠释说明。
第二实施例：
有限长冲激响应(FIR)滤波器，是数字信号处理系统中最基本的元件，它可以在保持任意幅频特性的同时具有严格的线性相频特性，同时因其单位抽样响应是有限长的，因而FIR滤波器是稳定的系统。而多通道FIR的主要优势在于可以在输入数据流采样频率较低的情况下使用速度很快的运算单元。FIR滤波器在通信，图像处理，模式识别等领域都有着广泛的作用。
单通道FIR的表达式如下：
式中k是FIR滤波器的抽头数；x[n-k]是延时，k个抽头的输入信号；h[k]是第k级抽头数(单位脉冲响应)；L是滤波器的阶级数；y[n]表示滤波器的输出序列。
当FIR表达式中的抽头数只能为偶数时，构成的FIR即为双通道FIR。
本实施例提出的结构相关FIR结构有单通道收缩型FIR和双通道收缩型FIR，FIR实现结构图分别如图2和图3所示。
当单位脉冲相应h[k]＝h[n-k]时，通过结合率可得到对称行FIR的表达式如下：
对称型FIR可在滤波阶数相同的情况下，采用一半的抽头数来实现效果相同的FIR滤波器，可节省大量的资源，在实际中运用非常广泛。
本实施例提出的结构相关FIR结构有对称单通道收缩型FIR和对称双通道收缩型FIR，FIR实现结构图分别如图4和图5所示。
本实施例可通过配置直接实现这四种FIR结构，如图6所示，本发明中的所有mux都可由配置来控制，所有寄存器都可以通过配置选择旁路或者使能。通过配置，由本发明可直接得到可使用的单通道收缩型FIR，双通道收缩型FIR，对称单通道收缩型FIR和对称双通道FIR。本发明提出的独特电路结构在于正向级联数据链上的三级可选择的寄存器reg0，reg1和reg2，可以根据需要配置选择正向级联输出为延迟0个时钟周期，1个时钟周期，2个时钟周期或者3个时钟周期和反向级联数据链输入后的寄存器reg3，可以根据需要配置选择反向级联数据链输入是否需要延迟1个时钟周期。
本发明提出的电路结构如图6所示：mux0为输入选择器，选择数据来自并行输入x或者正向级联数据链输入cxi。reg0为正向级联寄存器链上的第一级寄存器，reg1为正向级联寄存器链上的第二级寄存器，reg2为正向级联寄存器链上的第三级寄存器。mux1为正向级联数据链上的选择器，可选择从mux0输出端到正向级联输出端cxo的延迟拍数，可选择延迟0个时钟周期，1个时钟周期，2个时钟周期或者3个时钟周期。mux2为逻辑运算路径x上的选择器，可选择信号为mux0输出端或者reg0输出端过来。
reg3为反向级联数据链输入czi路径上的寄存器。mux3可选择反向级联数据链输入端czi或者选择延迟1个时钟周期的反向级联数据链输入端czi或者选择正向级联数据链输出端cxo，mux3的输出为反向级联数据链的输出端czo。reg4为输入端FIR滤波器系数h路径上的寄存器。mux4为逻辑运算h上的选择器，可选择使能或者旁路寄存器reg4。adder0为预加器，对mux2输出和mux3输出做预加逻辑运算。reg5为预加寄存器，输入来自预加器adder0输出。mux5选择器可选择使能或者旁路预加寄存器reg5。mux6选择器可选择或旁路预加器电路的输出。multipler为乘法器，对mux6输出和mu4输出做乘法逻辑运算。
reg6为流水线寄存器，输入来自乘法器multipler的输出。mux7选择器可选择使能或者旁路流水寄存器reg6。adder1为加法器，对mux7输入和级联数据链输入端cpi做加法逻辑运算。
reg7为输出寄存器，输入来自加法器adder1的输出。mux8选择器可选择使能或者旁路输出寄存器reg7。级联数据链输出端cpo和并行数据输出端p都为mux8输出。
图7为由本发明提出的电路结构配置成的一种单通道收缩型FIR的结构图。图6的电路结构图配置mux0在第一级FIR中选择并行输入x，其他级的FIR都现在正向级联数据链输入端cxi，mux1选择reg1的输出，mux2选择reg0的输出，mux6选择旁路预加器部分电路，mux7选择器选择旁路流水线寄存器reg6，mux8选择器选择使能输出寄存器reg7，可得到单通道收缩型FIR的结构。
图8为由本发明提出的电路结构配置成的另一种单通道收缩型FIR的结构图。图6的电路结构图配置mux0在第一级FIR中选择并行输入x，其他级的FIR都现在正向级联数据链输入端cxi，mux1选择reg0的输出，mux2选择reg0的输出，mux6选择旁路预加器部分电路(即第四支路)，mux7选择器选择使能流水线寄存器reg6，mux8选择器选择旁路输出寄存器reg7，可得到单通道收缩型FIR的结构。
在实际应用中，旁路输出寄存器reg7之后，图2所示的单通道收缩型FIR电路的结构示意图中的最后一级寄存器为Z-2，而不再是Z-1。在实际应用中，mux7选择器选择使能流水线寄存器reg6之后，可以增加数据的处理速度。
将图7与图8进行对比可知，针对单通道收缩型FIR，基于图6，还可以实现其他2种，在前文已有描述，不再赘述。
图9为由本发明提出的电路结构配置成的一种双通道收缩型FIR的结构图。图6的电路结构图配置mux0在第一级FIR中选择并行输入x，其他级的FIR都现在正向级联数据链输入端cxi，mux1选择reg2的输出，mux2选择reg0的输出，mux6选择旁路预加器部分电路，mux7选择器选择旁路流水线寄存器reg6，mux8选择器选择使能输出寄存器，可得到双通道收缩型FIR的结构。
图10为由本发明提出的电路结构配置成的另一种双通道收缩型FIR的结构图。图6的电路结构图配置mux0在第一级FIR中选择并行输入x，其他级的FIR都现在正向级联数据链输入端cxi，mux1选择reg1的输出，mux2选择reg0的输出，mux6选择旁路预加器部分电路，mux7选择器选择使能流水线寄存器reg6，mux8选择器选择旁路输出寄存器，可得到双通道收缩型FIR的结构。
在实际应用中，旁路输出寄存器reg7之后，图3所示的双通道收缩型FIR电路的结构示意图中的最后一级寄存器为Z-2，而不再是Z-1。在实际应用中，mux7选择器选择使能流水线寄存器reg6之后，可以增加数据的处理速度。
将图9与图10进行对比可知，针对双通道收缩型FIR，基于图6，还可以实现其他2种，在前文已有描述，不再赘述。
图11为由本发明提出的电路结构配置成的一种对称单通道收缩型FIR的示意图。图6的电路结构图配置mux0在第一级FIR中选择并行输入x，其他级的FIR都现在正向级联数据链输入端cxi，mux1选择reg1的输出，mux2选择reg0的输出，mux3在最后一级FIR中选择正向级联数据链输出端cxo，其他级的FIR中都选择反向级联数据输入端czi，mux5选择器选择使能预加寄存器reg5，mux6选择器选择预加器部分电路，mux7选择器选择旁路流水线寄存器reg6，mux8选择器选择使能输出寄存器reg7，可得到对称单通道收缩型FIR的结构。
图12为由本发明提出的电路结构配置成的另一种对称单通道收缩型FIR的示意图。图6的电路结构图配置mux0在第一级FIR中选择并行输入x，其他级的FIR都现在正向级联数据链输入端cxi，mux1选择reg1的输出，mux2选择reg0的输出，mux3在最后一级FIR中选择正向级联数据链输出端cxo，其他级的FIR中都选择反向级联数据输入端czi，mux5选择器选择使能预加寄存器reg5，mux6选择器选择预加器部分电路，mux7选择器选择使能流水线寄存器reg6，mux8选择器选择使能输出寄存器reg7，可得到对称单通道收缩型FIR的结构。
在实际应用中，mux7选择器选择使能流水线寄存器reg6之后，可以增加数据的处理速度。
将图11与图12进行对比可知，针对对称单通道收缩型FIR，不可旁路输出寄存器reg7。
图13为由本发明提出的电路结构配置成的一种对称双通道收缩型FIR的示意图。图6的电路结构图配置mux0在第一级FIR中选择并行输入x，其他级的FIR都现在正向级联数据链输入端cxi，mux1选择reg2的输出，mux2选择reg0的输出，mux3在最后一级FIR中选择正向级联数据链输出端cxo，其他级的FIR中都选择延迟1拍的反向级联数据输入端czi，mux5选择器选择使能预加寄存器reg5，mux6选择器选择预加器部分电路，mux7选择器选择旁路流水线寄存器reg6，mux8选择器选择使能输出寄存器reg7，可得到对称双通道收缩型FIR的结构。
图14为由本发明提出的电路结构配置成的另一种对称双通道收缩型FIR的示意图。图6的电路结构图配置mux0在第一级FIR中选择并行输入x，其他级的FIR都现在正向级联数据链输入端cxi，mux1选择reg2的输出，mux2选择reg0的输出，mux3在最后一级FIR中选择正向级联数据链输出端cxo，其他级的FIR中都选择延迟1拍的反向级联数据输入端czi，mux5选择器选择使能预加寄存器reg5，mux6选择器选择预加器部分电路，mux7选择器选择使能流水线寄存器reg6，mux8选择器选择使能输出寄存器reg7，可得到对称双通道收缩型FIR的结构。
在实际应用中，mux7选择器选择使能流水线寄存器reg6之后，可以增加数据的处理速度。
将图13与图14进行对比可知，针对对称双通道收缩型FIR，不可旁路输出寄存器reg7。
综上可知，通过本发明的实施，至少存在以下有益效果：
本发明提供了一种有限长冲激响应滤波电路，直接通过硬核配置实现FIR，不需要通过外部的寄存器和绕线，解决了现有需要借助DSP外部资源配置实现多通道收缩型FIR的问题，减少了寄存器输出到逻辑运算单元之间的延时，使其时序性能优于通过软IP实现的FIR。进一步的，直接通过配置可实现单通道和多通道FIR滤波器能节省数字逻辑处理模块外大量的FPGA绕线资源和寄存器资源，可通过硬核直接配置支持单通道和多通道FIR滤波器，节省软IP资源，通过硬核配置可直接实现的FIR，不需要通过外部的寄存器和绕线，减少寄存器输出到逻辑运算单元之间的延时，使其时序性能优于通过软IP实现的FIR。
以上仅是本发明的具体实施方式而已，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施方式所做的任意简单修改、等同变化、结合或修饰，均仍属于本发明技术方案的保护范围。
Claims (15)
1.一种有限长冲激响应滤波电路，其特征在于，包括：第一输入端x、第二输入端h、输出端p、乘法器及加法器、与所述第一输入端x及第一输入级联数据cxi连接的第一支路、与所述第二输入端h连接的第二支路、连接所述加法器与所述输出端p的第三支路，所述第一支路输出第一输出级联数据cxo，所述第一支路的输出结果与所述第二支路的输出结果输入所述乘法器，所述乘法器的输出结果连接至所述加法器，所述加法器将所述乘法器的输出结果与第二输入级联数据cpi进行运算，输出第二输出级联数据cpo；
所述第一支路包括选择器mux0、依次级联的输入寄存器reg0、输入寄存器reg1、输入寄存器reg2、选择器mux1、选择器mux2及选择器mux6；所述选择器mux0用于选择数据为所述第一输入端x或者所述第一输入级联数据cxi，所述选择器mux0的输出连接所述输入寄存器reg0、所述选择器mux1及选择器mux2，所述输入寄存器reg0的输出连接所述输入寄存器reg1、所述选择器mux1及选择器mux2，所述输入寄存器reg1的输出连接所述输入寄存器reg2及所述选择器mux1，所述选择器mux1输出所述第一输出级联数据cxo，所述选择器mux2的输出连接所述选择器mux6，所述选择器mux6的输出结果输入所述乘法器；
所述第二支路包括输入寄存器reg4、选择器mux4，所述输入寄存器reg4的输入连接所述第二输入端h，所述输入寄存器reg4的输出连接所述选择器mux4，所述选择器mux4用于选择是否旁路所述输入寄存器reg4，所述选择器mux4的输出结果输入所述乘法器；
所述第三支路包括输出寄存器reg7、选择器mux8，所述输出寄存器reg7的输入连接所述加法器，所述输出寄存器reg7的输出连接所述选择器mux8，所述选择器mux8用于选择是否旁路所述输出寄存器reg7，所述选择器mux8连接所述输出端p，所述选择器mux8输出所述第二输出级联数据cpo；
在所述乘法器与所述加法器之间，还设置有流水线寄存器reg6及选择器mux7，所述选择器mux7用于选择是否旁路所述流水线寄存器reg6。
2.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
3.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg0的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
4.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
5.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg0的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
6.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
7.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
8.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
9.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
10.如权利要求1至9任一项所述的有限长冲激响应滤波电路，其特征在于，还包括第四支路，所述第四支路连接反向级联数据链输入端czi，所述第四支路包括输入寄存器reg3、选择器mux3、预加器、预加寄存器reg5、选择器mux5；所述输入寄存器reg3用于选择反向级联数据链输入端czi或者选择延迟1个时钟周期的反向级联数据链输入端czi，所述选择器mux3用于选择第一输出级联数据cxo、所述输入寄存器reg3的输出或者反向级联数据链输入端czi，所述选择器mux3输出连接反向级联数据链输出端czo与所述预加器的输入，所述预加器的输入还连接所述选择器mux2的输出，所述预加器的输出连接所述预加寄存器reg5，所述选择器mux5用于选择使能或者旁路预加寄存器reg5，所述选择器mux5的输出连接所述选择器mux6的输入。
11.如权利要求10所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能所述第四支路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
12.如权利要求10所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能所述第四支路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
13.如权利要求10所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能所述第四支路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
14.如权利要求10所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能所述第四支路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
15.一种可编程逻辑器件，其特征在于，设置有如权利要求1至14任一项所述的有限长冲激响应滤波电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611043409.7A CN106788331B (zh) | 2016-11-21 | 2016-11-21 | 一种有限长冲激响应滤波电路及可编程逻辑器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611043409.7A CN106788331B (zh) | 2016-11-21 | 2016-11-21 | 一种有限长冲激响应滤波电路及可编程逻辑器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106788331A CN106788331A (zh) | 2017-05-31 |
| CN106788331B true CN106788331B (zh) | 2020-04-17 |
Family
ID=58973890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611043409.7A Active CN106788331B (zh) | 2016-11-21 | 2016-11-21 | 一种有限长冲激响应滤波电路及可编程逻辑器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106788331B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111752529B (zh) * | 2020-06-30 | 2021-12-07 | 无锡中微亿芯有限公司 | 支持高效乘累加运算的可编程逻辑单元结构 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006068196A1 (ja) * | 2004-12-24 | 2006-06-29 | Advantest Corporation | 畳み込み演算回路 |
| CN101304404A (zh) * | 2008-06-27 | 2008-11-12 | 浙江大学 | 一种宽带时域数字波束形成方法 |
| CN104102470A (zh) * | 2014-07-23 | 2014-10-15 | 中国电子科技集团公司第五十八研究所 | 可配置可扩展的流水线乘累加器 |
| CN105827217A (zh) * | 2016-03-03 | 2016-08-03 | 深圳市紫光同创电子有限公司 | 一种有限长冲激响应滤波电路及可编程逻辑器件 |
| CN106059528A (zh) * | 2016-06-12 | 2016-10-26 | 西安电子工程研究所 | 一种长度可变的单速率fir数字滤波器设计方法 |
-
2016
- 2016-11-21 CN CN201611043409.7A patent/CN106788331B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006068196A1 (ja) * | 2004-12-24 | 2006-06-29 | Advantest Corporation | 畳み込み演算回路 |
| CN101304404A (zh) * | 2008-06-27 | 2008-11-12 | 浙江大学 | 一种宽带时域数字波束形成方法 |
| CN104102470A (zh) * | 2014-07-23 | 2014-10-15 | 中国电子科技集团公司第五十八研究所 | 可配置可扩展的流水线乘累加器 |
| CN105827217A (zh) * | 2016-03-03 | 2016-08-03 | 深圳市紫光同创电子有限公司 | 一种有限长冲激响应滤波电路及可编程逻辑器件 |
| CN106059528A (zh) * | 2016-06-12 | 2016-10-26 | 西安电子工程研究所 | 一种长度可变的单速率fir数字滤波器设计方法 |
Non-Patent Citations (2)
| Title |
|---|
| Efficient structural adder pipelining in transposed form FIR filters;Mathias Faust等;《2015 IEEE International Conference on Digital Signal Processing (DSP)》;20150724;第311-314页 * |
| 多通道抽取FIR滤波器的FPGA高效实现;高珊等;《火控雷达技术》;20160625;第43卷(第2期);第63-67页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106788331A (zh) | 2017-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Powell et al. | A technique for realizing linear phase IIR filters | |
| Khoo et al. | A programmable FIR digital filter using CSD coefficients | |
| Dolecek et al. | Design of efficient multiplierless modified cosine-based comb decimation filters: Analysis and implementation | |
| Jiang et al. | Efficient digital filtering architectures using pipelining/interleaving | |
| US4791597A (en) | Multiplierless FIR digital filter with two to the Nth power coefficients | |
| CN105827217B (zh) | 一种有限长冲激响应滤波电路及可编程逻辑器件 | |
| US8458243B1 (en) | Digital signal processing circuit blocks with support for systolic finite-impulse-response digital filtering | |
| CN106059530B (zh) | 一种频率响应与系数量化位数弱相关的半带滤波器 | |
| CN106788331B (zh) | 一种有限长冲激响应滤波电路及可编程逻辑器件 | |
| US9748928B1 (en) | Dynamically programmable digital signal processing blocks for finite-impulse-response filters | |
| Fan et al. | Digital channelization technology for HF communication base on fast filter bank | |
| US8793298B2 (en) | Reconfigurable digital signal filter processor | |
| Gustafsson et al. | Single filter frequency masking high-speed recursive digital filters | |
| CN114448390A (zh) | 一种Biquad数字滤波器装置及实现方法 | |
| CN102457251B (zh) | 一种实现通用数字滤波器的方法及装置 | |
| US20170063346A1 (en) | Configurable fir filter with segmented cells | |
| CN104579239B (zh) | 一种滤波系统的过滤方法 | |
| US8543628B2 (en) | Method and system of digital signal processing | |
| Alam et al. | Implementation of narrow-band frequency-response masking for efficient narrow transition band FIR filters on FPGAs | |
| Dolecek et al. | Low power non-recursive comb-based decimation filter design | |
| Langlois | Design and Implementation of High Sampling Rate Programmable FIR Filters in FPGAs | |
| CN113708741B (zh) | 一种系数可配置数字滤波器的设计方法及装置 | |
| US20060106906A1 (en) | Digital filter system and method | |
| Dolecek et al. | Nonrecursive comb-based structure for power of three decimation factors: Design and FPGA implementation | |
| US8396912B1 (en) | Infinite impulse response resonator digital filter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |