JP7152107B2 - 演算処理装置、演算処理方法及びプログラム - Google Patents
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Description
特許文献1には、関連する技術として、畳み込みニューラルネットワークによる演算を実行する装置に関する技術が開示されている。
<第1実施形態>
本発明の第1実施形態による演算処理装置1は、複数チャネルのデータを分割し、分割したデータについて畳み込み演算を行う装置である。演算処理装置1は、例えば、ニューラルネットワークである。演算処理装置1は、ASIC(Application Specific Integrated Circuit)、FPGA(Field Programmable Gate Array)、PLA(Programmable Logic Array)、PLD(programmable logic device)などのハードウェアによって構成される。
演算部10は、畳み込み演算を実行する。演算部10は、図2に示すように、第1演算部101を備える。
また、第1演算部101は、第1最大チャネル数以下のデータについて実行された畳み込み演算の結果を加算する演算部を含み、その演算部を用いて畳み込み演算の結果の総和を演算する。
例えば、第1演算部101に入力されるデータがX列×Y行×2Cチャネルであるものとする(なお、Xは列の個数を表す数、Yは行の個数を表す数、2Cはチャネル数である)。また、第1演算部101の同時に処理できる第1最大チャネル数がC(2Cの半分)であるものとする。この場合、データ分割部201は、図4の(A)の部分に示すように、第1演算部101に入力されるデータを、1からCまでのチャネルに対応するX列×Y行×Cチャネルのデータと、(C+1)から2Cまでのチャネルに対応するX列×Y行×Cチャネルのデータの2つに分割する。
例えば、演算制御部202は、第1最大チャネル数以下に分割されたデータと、予め用意されているフィルタのデータとを第1演算部101に入力する。演算制御部202は、第1演算部101に、入力されたそれらのデータについて積和演算させることで、分割されたデータそれぞれについての畳み込み演算が実現される。
ここでは、設計段階で第1演算部101に入力されるデータを第1最大チャネル数以下に分割することが決定されたものとする。また、ここでは、演算処理装置1が分割前のデータ全体についての畳み込み演算の結果を得る動作について、図5に示す処理フローを用いて説明する。
なお、以下の説明において、演算処理装置1の動作が煩雑になるのを防ぐために、シーケンサ20による制御を省略し、第1演算部101が自立して動作しているように表現する場合がある。しかしながら、そのような場合であっても、実際には第1演算部101は、設計段階で決定されている処理を行うようにシーケンサ20によって制御されている。
具体的には、演算制御部202は、第1最大チャネル数以下に分割されたデータと、予め用意されているフィルタのデータとを第1演算部101に入力する。第1演算部101は、入力されたそれらのデータについて積和演算を実行する。これにより、分割されたデータそれぞれについての畳み込み演算が実現される。
演算処理装置1が行う処理の内容は設計段階で決定される。また、第1演算部101が同時に演算できるデータのチャネル数や各演算において対象とするデータのチャネル数などは、設計段階ですでに決定される。そのため、ここでは、第1演算部101が同時に演算できるデータのチャネル数や各演算において対象とするデータのチャネル数などについて、具体的な数値を挙げて演算処理装置1の動作の具体例示す。なお、ここで示す数値は一例であり、本発明の第1実施形態による演算処理装置1をこの数値のものに限定するものではない。
MULADD1は、3チャネルのデータのうちの1つとそのチャネルに対応するフィルタのデータを入力する。また、MULADD2は、3チャネルのデータのうちの別の1つとそのチャネルに対応するフィルタのデータを入力する。また、MULADD3は、3チャネルのデータのうちの残りの1つとそのチャネルに対応するフィルタのデータを入力する。MULADD4~32は、出力がゼロになるダミーデータが入力される。そして、MULADD1~32全体として1つの演算結果を出力する。
MULADD1~32は、これと同様の演算を残りのフィルタのデータについても実行する。すなわち、MULADD1~32は、48種類のフィルタのデータを用いて16チャネルのデータを出力する。これら16チャネルの出力データが図6における出力1である。
第1演算部101には、出力1のデータそのものが入力される。すなわち、入力2は、出力1と同一である。
MULADD1は、16チャネルのデータのうちの1つとそのチャネルに対応するフィルタのデータを入力する。また、MULADD2は、16チャネルのデータのうちの別の1つとそのチャネルに対応するフィルタのデータを入力する。同様に、MULADD3~16のそれぞれは、16チャネルのデータのうちのそれぞれ別の1つとそのチャネルに対応するフィルタのデータを入力する。また、MULADD17~32は、出力がゼロになるダミーデータが入力される。そして、MULADD1~32全体として1つの演算結果を出力する。
MULADD1~32は、これと同様の演算を残りのフィルタのデータについても実行する。すなわち、MULADD1~32は、1024種類のフィルタのデータを用いて64チャネルのデータを出力する。これら64チャネルの出力データが図6における出力2である。
第1演算部101には、出力2のデータそのものが入力される。すなわち、入力3は、出力2と同一である。ただし、出力2(すなわち、入力3)は、64チャネルのデータである。そのため、データ分割部201は、64チャネルのデータを32チャネルのデータである入力Aと入力Bとに分割する。
MULADD1は、入力された32チャネルの入力Aのデータのうちの1つとそのチャネルに対応するフィルタのデータを入力する。また、MULADD2は、32チャネルの入力Aのデータのうちの別の1つとそのチャネルに対応するフィルタのデータを入力する。同様に、MULADD3~32のそれぞれは、32チャネルの入力Aのデータのうちのそれぞれ別の1つとそのチャネルに対応するフィルタのデータを入力する。そして、MULADD1~32全体として1つの演算結果を出力する。
MULADD1~32は、これと同様の演算を残りのフィルタのデータについても実行する。すなわち、MULADD1~32は、256種類のフィルタのデータを用いて4種類のデータ1A、2A、3A、4Aを出力する。これら4種類の出力データが図6における出力Aである。
MULADD1は、入力Bについても、入力Aと同様の処理を行う。すなわち、MULADD1は、入力された32チャネルの入力Bのデータのうちの1つとそのチャネルに対応するフィルタのデータを入力する。また、MULADD2は、32チャネルの入力Bのデータのうちの別の1つとそのチャネルに対応するフィルタのデータを入力する。同様に、MULADD3~32のそれぞれは、32チャネルの入力Bのデータのうちのそれぞれ別の1つとそのチャネルに対応するフィルタのデータを入力する。そして、MULADD1~32全体として1つの演算結果を出力する。
MULADD1~32は、これと同様の演算を残りのフィルタのデータについても実行する。すなわち、MULADD1~32は、256種類のフィルタのデータを用いて、1A、2A、3A、4Aのそれぞれに対応する4種類のデータ1B、2B、3B、4Bを出力する。これら4種類の出力データが図6における出力Bである。
そして、第1演算部101は、1Aと1Bの加算、2Aと2Bの加算、3Aと3Bの加算、4Aと4Bの加算のそれぞれを演算して、4つの演算結果を示す出力3を出力する。これら4つの演算結果が4つの分類に対応する。そのため、演算処理装置1は、出力3を出力することにより、演算処理装置1に入力されるデータを4つに分類したことになる。
このように、複数チャネルの入力データをチャネルについて分割し、データが小さくなった分割後の複数の入力データについて畳み込み演算を行う。そうすることで、本発明の第1実施形態による演算処理装置1は、入力データ全体について同時に畳み込み演算を行う演算部を有する演算処理装置に比べて、(特に、第1演算部101の)規模を小さくすることができる。
本発明の第2実施形態による演算処理装置1は、複数チャネルのデータを分割し、分割したデータについて畳み込み演算を行う装置である。本発明の第2実施形態による演算処理装置1は、本発明の第1実施形態による演算処理装置1と同様に、ASIC、FPGA、PLA、PLDなどのハードウェアによって構成される。ただし、本発明の第1実施形態による演算処理装置1では、第1演算部101が実行した演算結果を、第1演算部101自身の入力とした。しかしながら、本発明の第2実施形態による演算処理装置1は、第1演算部101に加えてさらに第2演算部102を備える。そして、この場合、シーケンサ20の演算制御部202(第1演算制御部の一例、第2演算制御部の一例)は、第1演算部101が実行した演算結果を新たな入力データとして、第2演算部102に畳み込み演算を実行させるものである。
演算部10は、図7に示すように、第1演算部101、第2演算部102を備える。
また、データ分割部201は、第2演算部102に入力されるチャネル数が第2最大チャネル数を超える場合、データを第2最大チャネル数以下のデータに分割する。そして、第2演算部102は、第2最大チャネル数以下に分割された複数データのうちの一部または全部について、畳み込み演算を実行する。
また、演算制御部202は、第2最大チャネル数以下に分割された複数データについての畳み込み演算の結果を加算する演算を第2演算部102に実行させる。
一例として、第1層については3チャネルのデータについての畳み込み演算、第2層については16チャネルのデータについての畳み込み演算、第3層については32チャネルのデータについての畳み込み演算が、それぞれ実行される場合を考える。
なお、この演算を、本発明の第1の実施形態による演算処理装置1のように、1つのMULADD、例えば、MULADD1~32から成る1つのMULADD×32によって実行する場合、図8の(A)の部分に示すように、入力データを入力するごとに実行する第1層及び第2層についての演算において未使用のMULADDが多く無駄な演算部が多くなる。
そこで、MULADD1~16から成るMULADD×16Aと、MULADD17~32から成るMULADD×16Bとによって、1つのMULADD×32と同様の入力についての演算を実行する場合を考える。
ここで、第1演算部101がMULADD×16Aであり、第2演算部102がMULADD×16Bであるものとする。そして、MULADD×16Aが実行した演算結果を新たな入力データとして、MULADD×16Bに入力したとする。この場合、MULADD×16AとMULADD×16Bとを用いて、演算のタイミングを考慮することで、図8の(B)の部分に示すように、パイプライン方式のように、異なる処理を同時に実行することができる。
つまり、シーケンサ20の演算制御部202は、第1演算部101が実行した演算結果を新たな入力データとして、第2演算部102に畳み込み演算を実行させることによって、効率的に演算を実行することができる。
このように、第2演算部102は、第2最大チャネル数以下に分割された複数データのうちの一部または全部について、畳み込み演算を実行する。そうすることで、本発明の第2実施形態による演算処理装置1は、1つの演算部(例えば、第1演算部101)のみが演算を実行し、その演算の演算結果を新たな入力として再度同一の1つの演算部のみで演算を実行する場合に比べて、演算の効率を向上させることができる。
本発明の実施形態による最小構成の演算処理装置1は、図9に示すように、第1演算部101、データ分割部201を備える。
第1演算部101は、同時に実行可能な畳み込み演算の第1最大チャネル数以下のデータについて畳み込み演算を実行する。
データ分割部201は、畳み込み演算の対象であるデータが第1最大チャネル数を超える場合、畳み込み演算の対象であるデータを第1最大チャネル数以下のデータに分割する。
このように、複数チャネルの入力データをチャネルについて分割し、データが小さくなった分割後の複数の入力データについて畳み込み演算を行う。そうすることで、本発明の実施形態による演算処理装置1は、入力データ全体について同時に畳み込み演算を行う演算部を有する演算処理装置に比べて、(特に、第1演算部101の)規模を小さくすることができる。
例えば、コンピュータ5は、本発明の第1実施形態において分割された入力Aと入力Bのそれぞれについての演算結果どうしを加算する演算を、第1演算部101の代わりに演算するものであってもよい。
図11は、少なくとも1つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ5は、図11に示すように、CPU6、メインメモリ7、ストレージ8、インターフェース9を備える。
例えば、上述の演算処理装置1、その他の制御装置のそれぞれは、コンピュータ5に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ8に記憶されている。CPU6は、プログラムをストレージ8から読み出してメインメモリ7に展開し、当該プログラムに従って上記処理を実行する。また、CPU6は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ7に確保する。
同時に実行可能な畳み込み演算の第1最大チャネル数以下のデータについて前記畳み込み演算を実行する第1演算部と、
前記畳み込み演算の対象であるデータが前記第1最大チャネル数を超える場合、前記畳み込み演算の対象であるデータを前記第1最大チャネル数以下のデータに分割するデータ分割部と、
を備える演算処理装置。
前記第1最大チャネル数以下に分割されたデータについて、前記第1演算部に前記畳み込み演算を実行させる第1演算制御部、
を備える付記1に記載の演算処理装置。
前記第1演算制御部は、
前記第1最大チャネル数以下に分割されたデータについての前記畳み込み演算の結果を加算する演算を前記第1演算部に実行させる、
付記2に記載の演算処理装置。
同時に実行可能な畳み込み演算の第2最大チャネル数以下のデータについて前記畳み込み演算を実行する第2演算部であって、入力されるデータのチャネル数が前記第2最大チャネル数を超える場合、前記データ分割部によって前記第2最大チャネル数以下に分割されたデータのうちの一部または全部について、前記畳み込み演算を実行する第2演算部、
を備える付記1から付記3の何れか一に記載の演算処理装置。
前記第2最大チャネル数以下に分割されたデータについて、前記第2演算部に前記畳み込み演算を実行させる第2演算制御部、
付記4に記載の演算処理装置。
前記第2演算制御部は、
前記第2最大チャネル数以下に分割されたデータについての前記畳み込み演算の結果を加算する演算を前記第2演算部に実行させる、
付記5に記載の演算処理装置。
前記第1演算部は、ハードウェアによって構成される、
付記1から付記6の何れか一に記載の演算処理装置。
前記ハードウェアは、
ASIC、FPGA、PLAまたはPLDである、
付記7に記載の演算処理装置。
同時に実行可能な畳み込み演算の第1最大チャネル数以下のデータについて前記畳み込み演算を実行することと、
前記畳み込み演算の対象であるデータが前記第1最大チャネル数を超える場合、前記畳み込み演算の対象であるデータを前記第1最大チャネル数以下のデータに分割することと、
を含む演算処理方法。
同時に実行可能な畳み込み演算の第1最大チャネル数以下のデータについて前記畳み込み演算を実行する第1演算部、及び、前記畳み込み演算の対象であるデータが前記第1最大チャネル数を超える場合、前記畳み込み演算の対象であるデータを前記第1最大チャネル数以下のデータに分割するデータ分割部のそれぞれをハードウェアとして構成させるコンフィグレーションプログラム。
コンピュータに、
同時に実行可能な畳み込み演算の第1最大チャネル数以下のデータについて前記畳み込み演算を実行すること、及び、前記畳み込み演算の対象であるデータが前記第1最大チャネル数を超える場合、前記畳み込み演算の対象であるデータを前記第1最大チャネル数以下のデータに分割すること、のうちの少なくとも1つ
を実行させるプログラム。
5・・・コンピュータ
6・・・CPU
7・・・メインメモリ
8・・・ストレージ
9・・・インターフェース
10・・・演算部
20・・・シーケンサ
30・・・記憶部
101・・・第1演算部
102・・・第2演算部
201・・・データ分割部
202・・・演算制御部
Claims (6)
- ASIC(Application Specific Integrated Circuit)、FPGA(Field Programmable Gate Array)、PLA(Programmable Logic Array)、またはPLD(programmable logic device)の1つのハードウェアである演算処理装置であって、
同時に実行可能な畳み込み演算の第1最大チャネル数以下のデータについて前記畳み込み演算を第1層および第2層に関して実行する第1演算部と、
前記畳み込み演算の対象であるデータが前記第1最大チャネル数を超える場合、前記畳み込み演算の対象であるデータを前記第1最大チャネル数以下のデータに分割し、分割後のデータを前記第1演算部に出力するデータ分割部と、
前記データ分割部から入力された第1のデータについて前記第1層で畳み込み演算した結果を前記第2層の入力データとして入力し、入力したデータについて前記第1演算部が実行した畳み込み演算の結果を、前記第1演算部が前記第2層に関する演算を終了した後の前記データ分割部から前記第1のデータとは別の第2のデータが前記第1演算部に入力されるタイミングに入力し、前記第1演算部が前記第1層および前記第2層に関して畳み込み演算を実行する期間に、前記タイミングに入力した結果について畳み込み演算を第3層に関して実行する第2演算部と、
を備える演算処理装置。 - 前記第1最大チャネル数以下に分割されたデータについて、前記第1演算部に前記畳み込み演算を実行させる第1演算制御部、
を備える請求項1に記載の演算処理装置。 - 前記第1演算制御部は、
前記第1最大チャネル数以下に分割されたデータについての前記畳み込み演算の結果を加算する演算を前記第1演算部に実行させる、
請求項2に記載の演算処理装置。 - 前記タイミングに入力した結果についての畳み込み演算を前記第2演算部に実行させる第2演算制御部、
を備える請求項1から請求項3の何れか一項に記載の演算処理装置。 - ASIC(Application Specific Integrated Circuit)、FPGA(Field Programmable Gate Array)、PLA(Programmable Logic Array)、またはPLD(programmable logic device)の1つのハードウェアである演算処理装置による演算処理方法であって、
第1演算部は、同時に実行可能な畳み込み演算の第1最大チャネル数以下のデータについて前記畳み込み演算を第1層および第2層に関して実行し、
データ分割部は、前記畳み込み演算の対象であるデータが前記第1最大チャネル数を超える場合、前記畳み込み演算の対象であるデータを前記第1最大チャネル数以下のデータに分割し、分割後のデータを前記第1演算部に出力し、
前記データ分割部から入力された第1のデータについて前記第1層で畳み込み演算した結果を前記第2層の入力データとして入力し、入力したデータについて前記第1演算部が実行した畳み込み演算の結果を、前記第1演算部が前記第2層に関する演算を終了した後の前記データ分割部から前記第1のデータとは別の第2のデータが前記第1演算部に入力されるタイミングに入力し、前記第1演算部が前記第1層および前記第2層に関して畳み込み演算を実行する期間に、前記タイミングに入力した結果について畳み込み演算を第3層に関して実行する、
演算処理装置による演算処理方法。 - 同時に実行可能な畳み込み演算の第1最大チャネル数以下のデータについて前記畳み込み演算を第1層および第2層に関して実行する第1演算部、前記畳み込み演算の対象であるデータが前記第1最大チャネル数を超える場合、前記畳み込み演算の対象であるデータを前記第1最大チャネル数以下のデータに分割し、分割後のデータを前記第1演算部に出力するデータ分割部、及び、前記データ分割部から入力された第1のデータについて前記第1層で畳み込み演算した結果を前記第2層の入力データとして入力し、入力したデータについて前記第1演算部が前記データ分割部から入力された第1のデータについて前記第1層で畳み込み演算した結果を前記第2層の入力データとして入力し、入力したデータについて前記第1演算部が実行した畳み込み演算の結果を、前記第1演算部が前記第2層に関する演算を終了した後の前記データ分割部から前記第1のデータとは別の第2のデータが前記第1演算部に入力されるタイミングに入力し、前記第1演算部が前記第1層および前記第2層に関して畳み込み演算を実行する期間に、前記タイミングに入力した結果について畳み込み演算を第3層に関して実行する第2演算部のそれぞれをFPGA(Field Programmable Gate Array)、PLA(Programmable Logic Array)、またはPLD(programmable logic device)の1つのハードウェアとして構成させるコンフィグレーションの処理をコンピュータに実行させるためのプログラム。
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