JPS6243729A - パイプライン演算装置 - Google Patents
パイプライン演算装置Info
- Publication number
- JPS6243729A JPS6243729A JP60183648A JP18364885A JPS6243729A JP S6243729 A JPS6243729 A JP S6243729A JP 60183648 A JP60183648 A JP 60183648A JP 18364885 A JP18364885 A JP 18364885A JP S6243729 A JPS6243729 A JP S6243729A
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- Japan
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- segment
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は，演算！ロセッナ、汎用大型メインフレームコ
ン♂ｚ９，スーノやーコンビエータなどに用いられるパ
イプライン演算装：胃に関する。
ン♂ｚ９，スーノやーコンビエータなどに用いられるパ
イプライン演算装：胃に関する。
この種の従来のパイプライン演算装置は，第５図に示す
ように複数＠（たとえば３個）に分割されたタスクをそ
れぞれ担当するためのセグメント８０−８２と、各段セ
グメント３０，３２の入力側および最終段セグメントＳ
２の出力側にそれぞれ設けられて共通のクロック人力φ
により動作タイミングの同期がとられるラッチ回路Ｌｌ
−Ｌ４とから成る．上記分割されたタスクは、演算ノＪ
？イブラインの場合には加算とか減算とか乗算などであ
り、各段のセグメントＳＯ〜Ｓ２それぞれのデータがク
ロックの入力φに同期して一斉に一段づつ前進すること
によってパイプライン処理が行なわれる。
ように複数＠（たとえば３個）に分割されたタスクをそ
れぞれ担当するためのセグメント８０−８２と、各段セ
グメント３０，３２の入力側および最終段セグメントＳ
２の出力側にそれぞれ設けられて共通のクロック人力φ
により動作タイミングの同期がとられるラッチ回路Ｌｌ
−Ｌ４とから成る．上記分割されたタスクは、演算ノＪ
？イブラインの場合には加算とか減算とか乗算などであ
り、各段のセグメントＳＯ〜Ｓ２それぞれのデータがク
ロックの入力φに同期して一斉に一段づつ前進すること
によってパイプライン処理が行なわれる。
然乙Ｋ、上記・！イブライン演算装置の実行速度は、各
段セグメン）ＳＯ−８２のうち最大遅延時間？有するセ
グメントによって制限されてしまう。たとえばセグメン
ト８０．８２それぞれの遅延時間が３０ｎｓ、セグメン
トＳ１の遅延時間が５０ｎｓであるとすると、クロック
人力φの周期は上記最大の遅延時間５０ｎｓを保証する
値でな（ブればならない。これによって、遅延時間が小
さいセグメント８０．８２の本来の性能（高速性）？最
大限に活かすことができｉくなる。そこで、最大遅延時
間を小さくするために前記セグメントＳ Ｉｋ複数のセ
グメントに分割することが考えられるが、上記セグメン
トＳ１が分割不可能な演算論理回路、たとえば乗ｔ４器
などであれば実現不可能であった。また、複数本の・ン
イブラインを並列に動作させる場合でも個々のパイプラ
インについて上記と同様の問題がある。
段セグメン）ＳＯ−８２のうち最大遅延時間？有するセ
グメントによって制限されてしまう。たとえばセグメン
ト８０．８２それぞれの遅延時間が３０ｎｓ、セグメン
トＳ１の遅延時間が５０ｎｓであるとすると、クロック
人力φの周期は上記最大の遅延時間５０ｎｓを保証する
値でな（ブればならない。これによって、遅延時間が小
さいセグメント８０．８２の本来の性能（高速性）？最
大限に活かすことができｉくなる。そこで、最大遅延時
間を小さくするために前記セグメントＳ Ｉｋ複数のセ
グメントに分割することが考えられるが、上記セグメン
トＳ１が分割不可能な演算論理回路、たとえば乗ｔ４器
などであれば実現不可能であった。また、複数本の・ン
イブラインを並列に動作させる場合でも個々のパイプラ
インについて上記と同様の問題がある。
本発明は上記の事情Ｋｌみてなされたもので、各セグメ
ントの性能を最大限に活かし、極めて高速に演算処理を
行ない潟るパイプライン演算装置ｅ提供するものである
。
ントの性能を最大限に活かし、極めて高速に演算処理を
行ない潟るパイプライン演算装置ｅ提供するものである
。
即ち、本発明の・９イグライン演算装置は、分割された
タスクをそれぞれ分担する複数段のセグメントのうち少
なくとも一段は同じ構成を有する複数のセグメント？有
し、この複数のセグメントに対して順番に前段からの入
力データ？与え、それぞれの出力データを順番に選択し
て後段に与えるようにしてなることを特徴とするもので
ある。
タスクをそれぞれ分担する複数段のセグメントのうち少
なくとも一段は同じ構成を有する複数のセグメント？有
し、この複数のセグメントに対して順番に前段からの入
力データ？与え、それぞれの出力データを順番に選択し
て後段に与えるようにしてなることを特徴とするもので
ある。
したがって、最大遅延時間を有するセグメント段につい
て前記複数のセグメントを有する構成とすれば、この段
のデータ処理速度が見掛は上速くなり、その池の遅延時
間が短かいセグメントの性能を最大限に活かすことが可
能になり、・やイデライン処理の高速化−う；可能にな
る。
て前記複数のセグメントを有する構成とすれば、この段
のデータ処理速度が見掛は上速くなり、その池の遅延時
間が短かいセグメントの性能を最大限に活かすことが可
能になり、・やイデライン処理の高速化−う；可能にな
る。
以下、図面を参照して本発明の一実施例を詳・ 細に説
明する。
明する。
第１図に示すパイグライン演算装置は、第５図を参照し
て前述した従来の／４イｆライン演算装置に比べて、最
大遅延時間を有するセグメン）Ｓ１’ｉセグメント８１
０，８１１により二重化してそれぞれに対するデータの
入出力を交互に行なうようにした点が異なり、その他は
同じであるので第５図中と同一符号を付してその説明を
省略する。
て前述した従来の／４イｆライン演算装置に比べて、最
大遅延時間を有するセグメン）Ｓ１’ｉセグメント８１
０，８１１により二重化してそれぞれに対するデータの
入出力を交互に行なうようにした点が異なり、その他は
同じであるので第５図中と同一符号を付してその説明を
省略する。
即ち、セグメント８１０，８１１は同一の構成を有し、
このセグメントＳ１０．Ｓ１１の各入力側にラッチ回路
Ｌ２１．Ｌ２２を有し、上記セグメント８１０，８１１
の出力側と次段セグメン）８２の入力側のラッチ回路Ｌ
３との間に上記セグメント８１０，８１１の各出力を選
択切換するためのマルチプレクサＭＰＸが挿入されてい
る。そして、クロック人力φＯｆ分周する２進ノ々イナ
リカウンタ１が設けられ、このカウンタ１の出力は第１
のイン・々−タ回路２を経て前記セグメント８１１の入
力側のラッチ回路Ｌ２２のラッチクロック端子ＣＫに与
えられ、上記第１のインバータ回路２の出力は第２のイ
ンバータ回路３を経て前記セグメントＳ１０の入力側の
ラッチ回路Ｌ２１のラッチクロック端子ＣＫに与えられ
ると共に、前記マルチプレクサＭＰＸの切換制御端子Ｓ
に与えられるように構成されている。
このセグメントＳ１０．Ｓ１１の各入力側にラッチ回路
Ｌ２１．Ｌ２２を有し、上記セグメント８１０，８１１
の出力側と次段セグメン）８２の入力側のラッチ回路Ｌ
３との間に上記セグメント８１０，８１１の各出力を選
択切換するためのマルチプレクサＭＰＸが挿入されてい
る。そして、クロック人力φＯｆ分周する２進ノ々イナ
リカウンタ１が設けられ、このカウンタ１の出力は第１
のイン・々−タ回路２を経て前記セグメント８１１の入
力側のラッチ回路Ｌ２２のラッチクロック端子ＣＫに与
えられ、上記第１のインバータ回路２の出力は第２のイ
ンバータ回路３を経て前記セグメントＳ１０の入力側の
ラッチ回路Ｌ２１のラッチクロック端子ＣＫに与えられ
ると共に、前記マルチプレクサＭＰＸの切換制御端子Ｓ
に与えられるように構成されている。
次に、上記・９イデライン演算装置における動作につい
て第２図を示すタイミングチャートを参照して説明する
。セグメントＳＯの入力はその入力側のラッチ回路Ｌ１
からクロック人力φＯに同期して与えられる。上記クロ
ック入力φ０がカウンタ１で分周された分周ノ４ルスφ
１の半サイクル毎にセグメント８１０，８１１の入力側
のラップ回路Ｌ２１．Ｌ２２が交互に駆動されることに
よって、前記セグメントＳＯの出力ＤＯＯがラッチ回路
Ｌ２１．Ｌ２２にラッチされ、これらのラッチ回路Ｌ２
１ 、Ｌ２２から上記セグメント５ＩＯ１Ｓ１１にデー
−入力ＤＩＪＩＩＩ、ＤＩＪＺが交互に与えられる。こ
のセグメン’ＦＳＩ０，８１１の各出力はマルチプレク
サＭＰＸによって交互に切換導出される。
て第２図を示すタイミングチャートを参照して説明する
。セグメントＳＯの入力はその入力側のラッチ回路Ｌ１
からクロック人力φＯに同期して与えられる。上記クロ
ック入力φ０がカウンタ１で分周された分周ノ４ルスφ
１の半サイクル毎にセグメント８１０，８１１の入力側
のラップ回路Ｌ２１．Ｌ２２が交互に駆動されることに
よって、前記セグメントＳＯの出力ＤＯＯがラッチ回路
Ｌ２１．Ｌ２２にラッチされ、これらのラッチ回路Ｌ２
１ 、Ｌ２２から上記セグメント５ＩＯ１Ｓ１１にデー
−入力ＤＩＪＩＩＩ、ＤＩＪＺが交互に与えられる。こ
のセグメン’ＦＳＩ０，８１１の各出力はマルチプレク
サＭＰＸによって交互に切換導出される。
この場合、マルチプレクサＭＰＸの切換制御端子Ｓの論
理レベルと出力端子Ｃに導出される入力端子Ａ、Ｂ信号
との関係は、ｓ＝＠ｏ″のときＣ＝Ａであゆ、Ｓ＝＠１
”のときｃ＝ｎである。し７たがって、ｓ＝＠ｏ”のと
きには、セグメントＳ１０の出力が選択されると同時に
インノぐ一夕２の出力″１”（てよってセグメント８１
１の入力側のラッチ回路Ｌ２２でラッチが行なわれ、Ｓ
＝”ｌ”のときにはセグメントＳ１１の出力が選択され
ると同時にセグメントＳ１０の入力側のラッチ回路Ｌ２
１でラッチが行なわれる。即ち、セグメントＳ１０の入
出力タイミング、セグメント８１１の入出力タイミング
は、それぞれクロック人力φＯの１サイクル分ずれてい
ること（て工って上記各セグメント８１０゜８１１でそ
れぞれ所要の動作結果が得られる。
理レベルと出力端子Ｃに導出される入力端子Ａ、Ｂ信号
との関係は、ｓ＝＠ｏ″のときＣ＝Ａであゆ、Ｓ＝＠１
”のときｃ＝ｎである。し７たがって、ｓ＝＠ｏ”のと
きには、セグメントＳ１０の出力が選択されると同時に
インノぐ一夕２の出力″１”（てよってセグメント８１
１の入力側のラッチ回路Ｌ２２でラッチが行なわれ、Ｓ
＝”ｌ”のときにはセグメントＳ１１の出力が選択され
ると同時にセグメントＳ１０の入力側のラッチ回路Ｌ２
１でラッチが行なわれる。即ち、セグメントＳ１０の入
出力タイミング、セグメント８１１の入出力タイミング
は、それぞれクロック人力φＯの１サイクル分ずれてい
ること（て工って上記各セグメント８１０゜８１１でそ
れぞれ所要の動作結果が得られる。
そして、上記マルチプレクサＭＰＸの出力はタロツク人
力φθに同期してセグメントＳ２の入力側のラッテ回路
Ｌ３にラッカされて上記セグメントＳ２にデータ入力Ｄ
Ｉ、２として与えられる。
力φθに同期してセグメントＳ２の入力側のラッテ回路
Ｌ３にラッカされて上記セグメントＳ２にデータ入力Ｄ
Ｉ、２として与えられる。
即ち、上記パイプライン演算装置においｔ。
最大遅延時間を有するセグメントＳ１０．Ｓ１１にクロ
ック人力φＯの１サイクル毎に交互にかりを入力し、そ
れぞれの出力データをタロツク入力φＯの１サイクル毎
に交互に取り出すことによって、パイプライン内でデー
タを連続的に処理でき、しかもセグメントＳ１０．Ｓ１
〕の遅延時間を見かけ上＋に短縮することができる。
ック人力φＯの１サイクル毎に交互にかりを入力し、そ
れぞれの出力データをタロツク入力φＯの１サイクル毎
に交互に取り出すことによって、パイプライン内でデー
タを連続的に処理でき、しかもセグメントＳ１０．Ｓ１
〕の遅延時間を見かけ上＋に短縮することができる。
たとえばセグメン）Ｓｉ２．Ｓ２の遅延時間がそれぞれ
３Ｑｎｓ、セグメントＳ１０，８１１の遅延時間がそれ
ぞれ５ Ｑ ｎｓであったとしても、セグメントＳ１０
，８１１の遅延時間が見掛は上２５ ｎｓになる。した
がって、クロック入力φ０の周波数は上記遅延時間の小
さい方のセグメントＳＯ，Ｓ２の遅延時間３０ｎ３を補
償し得る極力大きな値に設定することができ、従来に比
べてパイプライン処理速度が大幅に向上すとを同一の論
理回路（上記例ではカウンタ１、インバータ回路２ｔ”
）により発生させるので、上記入出力データのタイミン
グの調整が自動的に行々われ、複雑なタイミング調整は
不要である。
３Ｑｎｓ、セグメントＳ１０，８１１の遅延時間がそれ
ぞれ５ Ｑ ｎｓであったとしても、セグメントＳ１０
，８１１の遅延時間が見掛は上２５ ｎｓになる。した
がって、クロック入力φ０の周波数は上記遅延時間の小
さい方のセグメントＳＯ，Ｓ２の遅延時間３０ｎ３を補
償し得る極力大きな値に設定することができ、従来に比
べてパイプライン処理速度が大幅に向上すとを同一の論
理回路（上記例ではカウンタ１、インバータ回路２ｔ”
）により発生させるので、上記入出力データのタイミン
グの調整が自動的に行々われ、複雑なタイミング調整は
不要である。
また、多重化したセグメント段のセグメント数に対応し
た分局数を有するカウンタ１の出力を用いて多重化セグ
メントそれぞれの演算開始タイミングを設定しており、
カウンタ１に対するリセット信号入力は不要であり、多
重化セグメントはどのセグメントより演算を開始しても
支障ない。
た分局数を有するカウンタ１の出力を用いて多重化セグ
メントそれぞれの演算開始タイミングを設定しており、
カウンタ１に対するリセット信号入力は不要であり、多
重化セグメントはどのセグメントより演算を開始しても
支障ない。
なお、コンピュータのＣＰＵ（中央処理ユニット）に・
ンイプライン演算装置を適用した場合には、たとえはフ
ェッチ、命令デコード−ＡＬＵ（算術論理演算ユニット
）動作などの分割タスクに応じて各セグメントの割り付
けを行なえばよい。また、多重化したセグメント段にお
ける各セグメント（たとえば前記セグメントＳ１０゜８
１１）は同じ機能を交互に行なわせてもよいが、相異な
る機能を交互に行なわせる（たとえばＡＬＵ動作用セグ
メントの場合に、一方のセグメントでは加算動作を行な
わせ、他方のセグメントでは減算を行なわせる）ように
してもよい。
ンイプライン演算装置を適用した場合には、たとえはフ
ェッチ、命令デコード−ＡＬＵ（算術論理演算ユニット
）動作などの分割タスクに応じて各セグメントの割り付
けを行なえばよい。また、多重化したセグメント段にお
ける各セグメント（たとえば前記セグメントＳ１０゜８
１１）は同じ機能を交互に行なわせてもよいが、相異な
る機能を交互に行なわせる（たとえばＡＬＵ動作用セグ
メントの場合に、一方のセグメントでは加算動作を行な
わせ、他方のセグメントでは減算を行なわせる）ように
してもよい。
第３図は、本発明の他の実施例に係る・ンイプライン演
算装置を示しており、四段に分割されたセグメントＳ９
０〜Ｓ、 ４のうち、遅延時間が大きいたとえば二段目
、四段目がそれぞれ多重化されている。即ち、二段目の
セグメントとして同一構成を有するたとえば３個のセグ
メン）Ｓ１０−８１２が用いられており、このセグメン
ト８１０〜８１２の各入力側にラッチ回路Ｌ２１〜Ｌ２
３を設け、このラッチ回路Ｌ２１〜Ｌ２３に交互にラッ
チ制御信号を与えるためにクロック入力φ０を３進・ぐ
イナリカウンタ３１によす分周し、その２ビット出力φ
１．φ２を各対応して前記ラッチ回路Ｌ２１．Ｌ２２に
与え、上記出力φ１．φ２を二人カノア回路３２に入力
して得たノア出力φ３を前記ラッチ回路Ｌ２３に与え、
前記セグメン）ＳＪ Ｏ〜Ｓ１２の各出力をマルチプレ
クサＮｉ Ｐ Ｘ １の入力端子Ａ、Ｂ。
算装置を示しており、四段に分割されたセグメントＳ９
０〜Ｓ、 ４のうち、遅延時間が大きいたとえば二段目
、四段目がそれぞれ多重化されている。即ち、二段目の
セグメントとして同一構成を有するたとえば３個のセグ
メン）Ｓ１０−８１２が用いられており、このセグメン
ト８１０〜８１２の各入力側にラッチ回路Ｌ２１〜Ｌ２
３を設け、このラッチ回路Ｌ２１〜Ｌ２３に交互にラッ
チ制御信号を与えるためにクロック入力φ０を３進・ぐ
イナリカウンタ３１によす分周し、その２ビット出力φ
１．φ２を各対応して前記ラッチ回路Ｌ２１．Ｌ２２に
与え、上記出力φ１．φ２を二人カノア回路３２に入力
して得たノア出力φ３を前記ラッチ回路Ｌ２３に与え、
前記セグメン）ＳＪ Ｏ〜Ｓ１２の各出力をマルチプレ
クサＮｉ Ｐ Ｘ １の入力端子Ａ、Ｂ。
Ｃに与え、このマルチプレクサＭ Ｐ Ｘ Ｊの切換制
佃端子ＳＯ，Ｓ１に前記カウンタ３１の出力φノ、φ２
を与えている。このマルチプレクサＭＰＸＩは、端子Ｓ
ｌ、ＳＯの入力レベルが“Ｏ”、“０”のときに端子Ａ
の入力を選択し、ＳＪ、８０人力が“０′″、°１′の
ときに端子Ｉ３の人力を選択し、Ｓｌ、ＳＯ大入力“１
″。
佃端子ＳＯ，Ｓ１に前記カウンタ３１の出力φノ、φ２
を与えている。このマルチプレクサＭＰＸＩは、端子Ｓ
ｌ、ＳＯの入力レベルが“Ｏ”、“０”のときに端子Ａ
の入力を選択し、ＳＪ、８０人力が“０′″、°１′の
ときに端子Ｉ３の人力を選択し、Ｓｌ、ＳＯ大入力“１
″。
°０″のときに端子Ｃの入力を選択して出力端子りから
導出する。また、四段目のセグメントとして同一構成を
有するセグメント５３０ＴＳ３１が用いられており、こ
れに応じて第１図と同様に２個のラッチ回路Ｌ４Ｊ、Ｌ
４２．１個の２進・ぐイナリカウンタ３３．２個のイン
バータ回路３４，３５．１個のマルチプレクサＭＰＸ２
を設けている。
導出する。また、四段目のセグメントとして同一構成を
有するセグメント５３０ＴＳ３１が用いられており、こ
れに応じて第１図と同様に２個のラッチ回路Ｌ４Ｊ、Ｌ
４２．１個の２進・ぐイナリカウンタ３３．２個のイン
バータ回路３４，３５．１個のマルチプレクサＭＰＸ２
を設けている。
第４図は上記パイプライン演算装置の動作タイミングを
示しており、二段目のセグメントＳ１０．Ｓ１２の入力
側のラッチ回路Ｌ２１〜Ｌ２３はクロック入力φＯの３
サイクル毎にラッチ制御・ぐルスφ１〜φ３が各対応し
て与えられることにより順次ラッチしたデータＤ１１０
〜Ｄ１１２を上記セグメン）ＳＪＩＩ）〜Ｓ１２に与え
る。上記セグメン）ＳＪ Ｏ〜Ｓ１２の各出力はマルチ
プレクサＭＰＸＪにより順次選択されたのち、次段のセ
グメントＳｊの入力側のラッチ回路Ｌ３でラッチされて
上記セグメントＳ２のデータ入力ＤＩＲとなる。四段目
のセグメン） Ｓ３０． Ｓ Ｊ １の入力側のラッ
チ回路Ｌ４Ｊ、Ｌ４２はクロック入力φＯの２サイクル
毎に２進バイナリカウンタ３３から発生する・母ルスφ
４に基いて順次ラッチしたデータＤＩ３０、Ｄ工３１を
上記セグメントＳ３０，８３１に与える。上記セグメン
トＳ３０＃８３１の各出力はマルチプレクサＳｉ Ｐ
Ｘ ２によりｉｌ１次選択されたのち、ラッチ回路Ｌ５
でラッチされて後段回路のデータ入力ＤＩ４となる。
示しており、二段目のセグメントＳ１０．Ｓ１２の入力
側のラッチ回路Ｌ２１〜Ｌ２３はクロック入力φＯの３
サイクル毎にラッチ制御・ぐルスφ１〜φ３が各対応し
て与えられることにより順次ラッチしたデータＤ１１０
〜Ｄ１１２を上記セグメン）ＳＪＩＩ）〜Ｓ１２に与え
る。上記セグメン）ＳＪ Ｏ〜Ｓ１２の各出力はマルチ
プレクサＭＰＸＪにより順次選択されたのち、次段のセ
グメントＳｊの入力側のラッチ回路Ｌ３でラッチされて
上記セグメントＳ２のデータ入力ＤＩＲとなる。四段目
のセグメン） Ｓ３０． Ｓ Ｊ １の入力側のラッ
チ回路Ｌ４Ｊ、Ｌ４２はクロック入力φＯの２サイクル
毎に２進バイナリカウンタ３３から発生する・母ルスφ
４に基いて順次ラッチしたデータＤＩ３０、Ｄ工３１を
上記セグメントＳ３０，８３１に与える。上記セグメン
トＳ３０＃８３１の各出力はマルチプレクサＳｉ Ｐ
Ｘ ２によりｉｌ１次選択されたのち、ラッチ回路Ｌ５
でラッチされて後段回路のデータ入力ＤＩ４となる。
上述したように本発明のパイプライン演算装置は、パイ
プラインの一部セグメントを多重化することによって各
セグメントの性能を最大限に活かし、極めて高速に演算
処理を行なうことができる。
プラインの一部セグメントを多重化することによって各
セグメントの性能を最大限に活かし、極めて高速に演算
処理を行なうことができる。
第１図は本発明の・ンイブライン演算装置の一実施例を
示す構成説明図、第２図は第１図の動作例を示すタイミ
ング図、第３図は本発明の他の実施例を示す構成説明図
、第４図は第３図の動作例を示すタイミング図、第５図
は従来のパイプライン演算装置を示す構成説明図である
。 Ｌ１〜Ｌ５・・・ラッチ回路、ＳＯ〜Ｓ３・・・セグメ
ント、１．３３・・・２進バイナリカウンタ、２．３，
３４．３５・・・イン・ぐ−夕回路、３１・・・３進バ
イナリカウンタ、３２・・・ノア回路、ＭＰＸ。 ＭＰＸＪ、ＭＰＸ２・・・マルチプレクサ。 第１図 ψＯ 第 ４ 図
示す構成説明図、第２図は第１図の動作例を示すタイミ
ング図、第３図は本発明の他の実施例を示す構成説明図
、第４図は第３図の動作例を示すタイミング図、第５図
は従来のパイプライン演算装置を示す構成説明図である
。 Ｌ１〜Ｌ５・・・ラッチ回路、ＳＯ〜Ｓ３・・・セグメ
ント、１．３３・・・２進バイナリカウンタ、２．３，
３４．３５・・・イン・ぐ−夕回路、３１・・・３進バ
イナリカウンタ、３２・・・ノア回路、ＭＰＸ。 ＭＰＸＪ、ＭＰＸ２・・・マルチプレクサ。 第１図 ψＯ 第 ４ 図
Claims (2)
- （１）分割されたタスクをそれぞれ分担する複数段のセ
グメントのうち少なくとも一段は 同じ構成を有する複数のセグメントを有し、この複数の
セグメントに対して順番に前段 からの入力データを与える入力データ切換 供給手段と、上記複数のセグメントそれぞ れの出力データを順番に選択して後段に与 える出力データ選択導出手段とを具備する ことを特徴とするパイプライン演算装置。 - （２）前記入力データ切換供給手段および出力データ選
択導出手段を駆動するクロックは、複数のセグメントを
有するセグメント段以 外の各段のセグメントを駆動するクロック を分周したものであることを特徴とする前 記特許請求の範囲第１項記載のパイプライ ン演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183648A JPS6243729A (ja) | 1985-08-21 | 1985-08-21 | パイプライン演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183648A JPS6243729A (ja) | 1985-08-21 | 1985-08-21 | パイプライン演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243729A true JPS6243729A (ja) | 1987-02-25 |
Family
ID=16139472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60183648A Pending JPS6243729A (ja) | 1985-08-21 | 1985-08-21 | パイプライン演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413627A (en) * | 1987-07-07 | 1989-01-18 | Nec Corp | Pipeline register |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136830A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 演算処理装置 |
-
1985
- 1985-08-21 JP JP60183648A patent/JPS6243729A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136830A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 演算処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413627A (en) * | 1987-07-07 | 1989-01-18 | Nec Corp | Pipeline register |
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