JPS61154214A - デイジタル・フイルタ - Google Patents
デイジタル・フイルタInfo
- Publication number
- JPS61154214A JPS61154214A JP27726084A JP27726084A JPS61154214A JP S61154214 A JPS61154214 A JP S61154214A JP 27726084 A JP27726084 A JP 27726084A JP 27726084 A JP27726084 A JP 27726084A JP S61154214 A JPS61154214 A JP S61154214A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- shift register
- data
- number order
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル・フィルタに関し、特に集積回路
化に適したディジタル・フィルタ回路に関する。
化に適したディジタル・フィルタ回路に関する。
一般に、ディジタル−フィルタは取扱うビット数が多く
、そのため演算は並列に行なわせても、その結果は外部
に設けたシフト・レジスタに出力して最終的に並列にＤ
−Ａコンバータに出力させるという構成をとることが多
い。
、そのため演算は並列に行なわせても、その結果は外部
に設けたシフト・レジスタに出力して最終的に並列にＤ
−Ａコンバータに出力させるという構成をとることが多
い。
このように、従来の構成では出力回路の構成が複雑で並
列演算のメリットが少ない。
列演算のメリットが少ない。
本発明の目的は集積回路化が容易で、２チヤンネルの処
理出力を効率よく行なうことができ、また、配線による
チップサイズの増加を抑えた出力回路を提供することに
ある。
理出力を効率よく行なうことができ、また、配線による
チップサイズの増加を抑えた出力回路を提供することに
ある。
本発明は、並列演算結果を時分割に出力することを特徴
とする。
とする。
以下、本発明の実施例を図面を用いて説明する。
第１図は本発明の一実施例を示す２チヤンネルのトラン
スバーサル・ディジタル・フィルタの構成因である。入
力回路１は直列に入力されたデータを並列にシフト・レ
ジスタ・アレイ２へ転送する。このシフト・レジスタ・
アレイ２は入力データを遅延させる機能をもつ。３はシ
フト・レジスタ・アレイ２のタップのうち偶数次の演算
を行なう偶数次演算回路であり、タップのうち奇数次の
演算は奇数次演算回路４で行なわれる。偶数次演算回路
３の演算出力はシフト・レジスタ５でラッチされる。奇
数次演算回路４の演算出力はシフト・レジスタ６でラッ
チされる。そして偶数次演算回路３および奇数次演算回
路４のそれぞれの演算出力は、出力回路７で時分割に出
力される。
スバーサル・ディジタル・フィルタの構成因である。入
力回路１は直列に入力されたデータを並列にシフト・レ
ジスタ・アレイ２へ転送する。このシフト・レジスタ・
アレイ２は入力データを遅延させる機能をもつ。３はシ
フト・レジスタ・アレイ２のタップのうち偶数次の演算
を行なう偶数次演算回路であり、タップのうち奇数次の
演算は奇数次演算回路４で行なわれる。偶数次演算回路
３の演算出力はシフト・レジスタ５でラッチされる。奇
数次演算回路４の演算出力はシフト・レジスタ６でラッ
チされる。そして偶数次演算回路３および奇数次演算回
路４のそれぞれの演算出力は、出力回路７で時分割に出
力される。
第２図は出力回路７の構成図であジ、８はマルチプレク
サ、９はチャンネル１の処理データを格納するシフトΦ
レジスタ、１０はチャンネル２の処理データを格納する
シフト・レジスタ、１１〜１３はシフト・レジスタ９，
１０のデータ全並列に転送するラッチである。
サ、９はチャンネル１の処理データを格納するシフトΦ
レジスタ、１０はチャンネル２の処理データを格納する
シフト・レジスタ、１１〜１３はシフト・レジスタ９，
１０のデータ全並列に転送するラッチである。
チャンネル１，２のデータは入力回路１からシフ）−レ
ジスタ・アレイ２へ交互に転送されるが、今、チャンネ
ル１のデータがシフト・レジスタ・アレイ２の奇数段に
、またチャンネル２のデータがシフト・レジスタ・アレ
イ２の偶数段にそれぞれ格納されているとすると、チャ
ンネル１，２のデータはそれぞれ奇数次演算回路４．偶
数次演算回路３に転送され、チャンネル１のデータは奇
数次、チャンネル２のデータは偶数次の演算が施される
。そして各々の演算結果は、シフト・レジスタ６．５に
ラッチされる。このシフト・レジスタ５．６には入力回
路１と同じクロックが供給されており、演算が終了する
と入力回路１は新たにチャンネル１のデータを直列に飢
込み、これと同時にシフト・レジスタ５，６は直列に演
算結果を出力回路７へ転送する。
ジスタ・アレイ２へ交互に転送されるが、今、チャンネ
ル１のデータがシフト・レジスタ・アレイ２の奇数段に
、またチャンネル２のデータがシフト・レジスタ・アレ
イ２の偶数段にそれぞれ格納されているとすると、チャ
ンネル１，２のデータはそれぞれ奇数次演算回路４．偶
数次演算回路３に転送され、チャンネル１のデータは奇
数次、チャンネル２のデータは偶数次の演算が施される
。そして各々の演算結果は、シフト・レジスタ６．５に
ラッチされる。このシフト・レジスタ５．６には入力回
路１と同じクロックが供給されており、演算が終了する
と入力回路１は新たにチャンネル１のデータを直列に飢
込み、これと同時にシフト・レジスタ５，６は直列に演
算結果を出力回路７へ転送する。
出力回路７にはチャン洋ル１とチャンネル２を識別する
信号φ、が与えられており、この場合はマルチプレクサ
８によりシフト・レジスタ９にチャンネル２のデータに
対する偶数次演算出力が、また、シフト・レジスタ１０
にはチャンネル１に対する奇数次演算出力が直列に転送
される。転送終了後信号φ、〜φ４により、チャンネル
１に対する奇数次演算出力、チャンネル２に対する偶数
次演算出力の順で時分割で外部へ出力されていく。
信号φ、が与えられており、この場合はマルチプレクサ
８によりシフト・レジスタ９にチャンネル２のデータに
対する偶数次演算出力が、また、シフト・レジスタ１０
にはチャンネル１に対する奇数次演算出力が直列に転送
される。転送終了後信号φ、〜φ４により、チャンネル
１に対する奇数次演算出力、チャンネル２に対する偶数
次演算出力の順で時分割で外部へ出力されていく。
出力を完了すると同時に入力回路１にはチャンネル１か
らの新しいデータが入力されてシフト・レジスタ・アレ
イの全自答が１段シフトされる。今度はチャンネル１の
データが偶数次演算回路３゜チャンネル２のデータが奇
数次演算回路４にそれぞれ転送され前述と同様の操作に
よりシフト・レジスタ５にはチャンネル１のデータに施
した偶数次演算結果が、またシフト・レジスタ６にはチ
ャンネル２に施した奇数次演算結果がラッチされる。
らの新しいデータが入力されてシフト・レジスタ・アレ
イの全自答が１段シフトされる。今度はチャンネル１の
データが偶数次演算回路３゜チャンネル２のデータが奇
数次演算回路４にそれぞれ転送され前述と同様の操作に
よりシフト・レジスタ５にはチャンネル１のデータに施
した偶数次演算結果が、またシフト・レジスタ６にはチ
ャンネル２に施した奇数次演算結果がラッチされる。
そして先の場合と同様に出力回路７に直列に転送される
がチャンネル１とチャンネル２の識別信号によＱ１マル
チプレクサ８はチャンネル１の偶数次演算結果をシフト
・レジスタ１０に、チャンネル２の奇数次演算結果をシ
フト・レジスタ９にふりわけ、φ１〜φ４によりそれぞ
れの結果が出力される。このタイム−シーケンスを第３
図に示す。
がチャンネル１とチャンネル２の識別信号によＱ１マル
チプレクサ８はチャンネル１の偶数次演算結果をシフト
・レジスタ１０に、チャンネル２の奇数次演算結果をシ
フト・レジスタ９にふりわけ、φ１〜φ４によりそれぞ
れの結果が出力される。このタイム−シーケンスを第３
図に示す。
このような構成によれば、２チヤンネルのデータ並列処
理および時分割出力がチップ・サイズを増加させること
なく、行なうことができる。また、２チヤンネルの処理
が、シフトレジスタアレイ２をはさんで対称な回路によ
り行なわれるので、回路設計、配置がきわめて容易とな
る。
理および時分割出力がチップ・サイズを増加させること
なく、行なうことができる。また、２チヤンネルの処理
が、シフトレジスタアレイ２をはさんで対称な回路によ
り行なわれるので、回路設計、配置がきわめて容易とな
る。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示した出力回路のブロック図、第３図は動作タ
イミング、シーケンスを示す図である。 に入力回路、２：シフト・レジスタ・アレイ、３：偶数
次演算回路、４：奇数次演算回路、５゜６．９，１０：
シフト・レジスタ、７：出力回路、８：マルチプレクサ
、１１，１２，１３：ラッチ。 ＝ ６− 文へ
第１図で示した出力回路のブロック図、第３図は動作タ
イミング、シーケンスを示す図である。 に入力回路、２：シフト・レジスタ・アレイ、３：偶数
次演算回路、４：奇数次演算回路、５゜６．９，１０：
シフト・レジスタ、７：出力回路、８：マルチプレクサ
、１１，１２，１３：ラッチ。 ＝ ６− 文へ
Claims (1)
- ディジタル信号を入力する入力回路と、この入力回路に
出力に応答して前記ディジタル信号を遅延させるシフト
・レジスタ・アレイと、偶数次演算を行なう演算回路と
、奇数次演算を行なう演算回路と、前記偶数次演算回路
および前記奇数次演算回路から送られてくるデータを時
分割に出力する出力回路とを有することを特徴とするデ
ィジタル・フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27726084A JPS61154214A (ja) | 1984-12-26 | 1984-12-26 | デイジタル・フイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27726084A JPS61154214A (ja) | 1984-12-26 | 1984-12-26 | デイジタル・フイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154214A true JPS61154214A (ja) | 1986-07-12 |
Family
ID=17581044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27726084A Pending JPS61154214A (ja) | 1984-12-26 | 1984-12-26 | デイジタル・フイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154214A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835762A (ja) * | 1971-09-10 | 1973-05-26 | ||
| JPS57168517A (en) * | 1981-03-19 | 1982-10-16 | Western Electric Co | Digital filter bank |
-
1984
- 1984-12-26 JP JP27726084A patent/JPS61154214A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835762A (ja) * | 1971-09-10 | 1973-05-26 | ||
| JPS57168517A (en) * | 1981-03-19 | 1982-10-16 | Western Electric Co | Digital filter bank |
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