JPS5987575A - デ−タ並び換え回路 - Google Patents
デ−タ並び換え回路Info
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- JPS5987575A JPS5987575A JP19680282A JP19680282A JPS5987575A JP S5987575 A JPS5987575 A JP S5987575A JP 19680282 A JP19680282 A JP 19680282A JP 19680282 A JP19680282 A JP 19680282A JP S5987575 A JPS5987575 A JP S5987575A
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- input
- data
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋１） 発明の技術分野
本発明は高速フーリエ変換におけるアルゴリズムを並列
パイプラインで実現するための回路に用いるデータ並び
換え回路（コーナターナ、以下ＣＴと略称する）に関す
るものである。
パイプラインで実現するための回路に用いるデータ並び
換え回路（コーナターナ、以下ＣＴと略称する）に関す
るものである。
（２）技術の背景
Ｎ個のデータ（Ｎ＝ｒｌＸｒ２、Ｎ＋ ｒ、、 ｒ２は
ともに２以上の整数）の離散フーリエ変換（以下ＤＦＴ
と称する）を行なう回路は高速フーリエ変換（以下ＦＦ
Ｔと称する）という手法を採用することが多い。ＦＦＴ
とはＮ点Ｄ Ｆ Ｔ ｆｒ ｒ１点ＤＦＴとｒ２点ＤＦ
Ｔとに分解して乗算回数を減らしより速いＤＦＴｔ−行
なうための手法である。
ともに２以上の整数）の離散フーリエ変換（以下ＤＦＴ
と称する）を行なう回路は高速フーリエ変換（以下ＦＦ
Ｔと称する）という手法を採用することが多い。ＦＦＴ
とはＮ点Ｄ Ｆ Ｔ ｆｒ ｒ１点ＤＦＴとｒ２点ＤＦ
Ｔとに分解して乗算回数を減らしより速いＤＦＴｔ−行
なうための手法である。
このＦＦＴアルゴリズムを並列パイプラインで実現した
回路には第１図の構成例で示すようにその回路中［ＣＴ
を必要とする。第１図の構成例においてｌはＣＴ？、Ｚ
ａｒ点ＤＦＴ（またはＦＦＴ）を、３はＣＴを、４はひ
ねり係数供給回路を、５はｒ点ＤＦＴ（またはＦＦＴ
）をそれぞれ示し。
回路には第１図の構成例で示すようにその回路中［ＣＴ
を必要とする。第１図の構成例においてｌはＣＴ？、Ｚ
ａｒ点ＤＦＴ（またはＦＦＴ）を、３はＣＴを、４はひ
ねり係数供給回路を、５はｒ点ＤＦＴ（またはＦＦＴ
）をそれぞれ示し。
回路１ｔｌＣよりｒ個のデータを同時入力して回路５に
よりｒ個のデータの同時出力を行なう。こ−において回
路ｌは必ずしも必要ではない。
よりｒ個のデータの同時出力を行なう。こ−において回
路ｌは必ずしも必要ではない。
（３）るｔ来技術と間ｍ点
従来のシフトレジスタを使用したｅＴの回路について説
明する。まずｉ′８２図はＣＴ−の購成要素となるｎビ
ットシフトレジスタであって、１ビヴト直列入力端子１
（ｌａと１ビットｉ１列出力端子１０ｂと、ｎビーｌｌ
・並列人力１／！！Ｊ子１１ ａ、 −＝ １１ ｎと
ｎピリド並列出力端子ｉ ２ ａ ＊−・・・・・１２
ｎおよび図示しないが直列入力、並列入力端子唱子とク
ロ９り入力端子を有しているｎまたｍビ・・トシフトレ
ジスタを２個以上直列に接＃、セして１１ビ携・トシフ
トレジスタを形成することも考えられる。
明する。まずｉ′８２図はＣＴ−の購成要素となるｎビ
ットシフトレジスタであって、１ビヴト直列入力端子１
（ｌａと１ビットｉ１列出力端子１０ｂと、ｎビーｌｌ
・並列人力１／！！Ｊ子１１ ａ、 −＝ １１ ｎと
ｎピリド並列出力端子ｉ ２ ａ ＊−・・・・・１２
ｎおよび図示しないが直列入力、並列入力端子唱子とク
ロ９り入力端子を有しているｎまたｍビ・・トシフトレ
ジスタを２個以上直列に接＃、セして１１ビ携・トシフ
トレジスタを形成することも考えられる。
このｎピー、 ）ビットシフトレジスタを第２図のごと
くｎ個並列に並べたビット行列１３ａ、］、３ｂを作る
。こ＼に１３ａをＣＴ上面、１３ｂをＣＴ下１■と称す
る。ｒｎ２図においてＣＴ上面σ）Ａｉｊｔま右から１
番目のシフトし・ジスタのｊピット目ヲ表現し、Ｃ′ｖ
下簡のＢｉｊｔよ上から１番目のシフトレジスタのｊビ
ヅト目を表現し〔いる（ｉ、ｊ＝１゜・・・・・・ｎ）
。−ｔ ｔ、−ｃビットＡｌｊがビットＢｊｉへ複写さ
れるようにＣＴ上面１３ａの各シフトレジスタの並列出
力費ｆｆ１ｉ子をＣＴＴ面１３ｂの並列入力端子へ接続
する。以上にエリｎ３個のデータを並べ換えるＣ １”
が実現される。個々のデータかにビットよりなる場合は
ＣＴをに個用いることになる。
くｎ個並列に並べたビット行列１３ａ、］、３ｂを作る
。こ＼に１３ａをＣＴ上面、１３ｂをＣＴ下１■と称す
る。ｒｎ２図においてＣＴ上面σ）Ａｉｊｔま右から１
番目のシフトし・ジスタのｊピット目ヲ表現し、Ｃ′ｖ
下簡のＢｉｊｔよ上から１番目のシフトレジスタのｊビ
ヅト目を表現し〔いる（ｉ、ｊ＝１゜・・・・・・ｎ）
。−ｔ ｔ、−ｃビットＡｌｊがビットＢｊｉへ複写さ
れるようにＣＴ上面１３ａの各シフトレジスタの並列出
力費ｆｆ１ｉ子をＣＴＴ面１３ｂの並列入力端子へ接続
する。以上にエリｎ３個のデータを並べ換えるＣ １”
が実現される。個々のデータかにビットよりなる場合は
ＣＴをに個用いることになる。
つき゛に２１５３図のＣＴの動作を第４図について説明
するｎ ８（１４ｍに示すごとくクロックパルスが入力
をれるイυにＣＴ上面１３ａはデータをシフトしながら
データを外部より取り込むと同時にＣＴ１面１３ ｂ
ｔｊ、データをシフトしながら出力するＯｎ個のクロッ
クパルスでＣＴ上面１３ａへのｎ”（ｇＡのデータの取
り込みが完了する。そのつぎのクロックパルスに同期し
てＣＴＴ而１面ｂへの並列入力信号を上げるとＣＴ１面
へパラレルロードされる。
するｎ ８（１４ｍに示すごとくクロックパルスが入力
をれるイυにＣＴ上面１３ａはデータをシフトしながら
データを外部より取り込むと同時にＣＴ１面１３ ｂ
ｔｊ、データをシフトしながら出力するＯｎ個のクロッ
クパルスでＣＴ上面１３ａへのｎ”（ｇＡのデータの取
り込みが完了する。そのつぎのクロックパルスに同期し
てＣＴＴ而１面ｂへの並列入力信号を上げるとＣＴ１面
へパラレルロードされる。
か＼る第３図に示すごとき従来ＯＣＴにおいては動作中
のＦ Ｆ ７回路を止めて保守診断してＣＴ内部のデー
タ管失うことなく外部に出力することができなかった。
のＦ Ｆ ７回路を止めて保守診断してＣＴ内部のデー
タ管失うことなく外部に出力することができなかった。
（４）発明の目的
本発明はこの従来技術の欠点にかんがみ［り部のデータ
を失うことなく外部に出力するより１Ｃして保守診断を
１η症にしたＣ′ｒを提供することを目的とするもので
多る。
を失うことなく外部に出力するより１Ｃして保守診断を
１η症にしたＣ′ｒを提供することを目的とするもので
多る。
（５）発明のＩｔ７成
この目的ｔユ本発ＱＩＪ ＫよればＮ個のデータ（Ｎ＝
ｒｌＸｒ２、Ｎ、 ｒ、、 ｒｆｉ Ｉｔよともに２以
上の整数）の離散フーリエ変換をｒ１点離散フーリエ変
換と１２点離散フーリエ変換に分）す￥しで、その離散
フーリエ変換アルゴリズムを並列パイプラインで実現す
るためのデータ並び換え回路であって、ｎビットのシフ
トレジスタｔｎ個並列に韮べたビット行列による並び換
え（ＣＴ）上面と、前記並び換え（Ｃ’ｌ’）上面の直
列出力を直列入力する並び換え（ＣＴ）下面と、ＯＩＩ
記並び換え（ＣＴ）上面の入力に接続され、前記並び換
え（ＣＴ）下面の出力と外部入力の１「りれかを選択で
きるようにしたマルチプレクサにより（行成さｉｔたこ
とｔ−特徴とするデータ並び換え回路全提供することり
こよって達成される。
ｒｌＸｒ２、Ｎ、 ｒ、、 ｒｆｉ Ｉｔよともに２以
上の整数）の離散フーリエ変換をｒ１点離散フーリエ変
換と１２点離散フーリエ変換に分）す￥しで、その離散
フーリエ変換アルゴリズムを並列パイプラインで実現す
るためのデータ並び換え回路であって、ｎビットのシフ
トレジスタｔｎ個並列に韮べたビット行列による並び換
え（ＣＴ）上面と、前記並び換え（Ｃ’ｌ’）上面の直
列出力を直列入力する並び換え（ＣＴ）下面と、ＯＩＩ
記並び換え（ＣＴ）上面の入力に接続され、前記並び換
え（ＣＴ）下面の出力と外部入力の１「りれかを選択で
きるようにしたマルチプレクサにより（行成さｉｔたこ
とｔ−特徴とするデータ並び換え回路全提供することり
こよって達成される。
（６）発明の）ｉこ流側
以Ｆ本発り１ｊにか＼る実施例を図面によって詳細に説
明する。
明する。
第５図（５）、＜Ｂ）に本発明の１実施例を示す。第５
図（Ａ）Ｉｃ示すごとく本発明の特徴と“するところは
ＣＴ上面１３ａの直列出力をＣ１”下面１３ｂの直列入
力に接続し、ＣＴ’Ｆ面１ａｂの出力をマルチプレクサ
１５０１つの入力に接続し、マルチプレクｔ １５ Ｖ
ＣｈイーＣｒよＣ’ｒ 上面１３＆にに１する夕１狽５
人力とＣＴＴ而１面１）の出力のどちらかを選択できる
」：うにしている。力お１■５図（Ａ）においてｅまト
ライステートゲート１６ｖｉ−ＣＴ下面１３ｂの出力に
接続し、ＣＴ上面１３ａの出力を外部にとりだせるよう
Ｑてし１．且つＣＴ上面１３ａ、ＣＴＴ而１面ｂに対し
てｔよ第５図の）のごとく別々のクロックを入力してい
る。
図（Ａ）Ｉｃ示すごとく本発明の特徴と“するところは
ＣＴ上面１３ａの直列出力をＣ１”下面１３ｂの直列入
力に接続し、ＣＴ’Ｆ面１ａｂの出力をマルチプレクサ
１５０１つの入力に接続し、マルチプレクｔ １５ Ｖ
ＣｈイーＣｒよＣ’ｒ 上面１３＆にに１する夕１狽５
人力とＣＴＴ而１面１）の出力のどちらかを選択できる
」：うにしている。力お１■５図（Ａ）においてｅまト
ライステートゲート１６ｖｉ−ＣＴ下面１３ｂの出力に
接続し、ＣＴ上面１３ａの出力を外部にとりだせるよう
Ｑてし１．且つＣＴ上面１３ａ、ＣＴＴ而１面ｂに対し
てｔよ第５図の）のごとく別々のクロックを入力してい
る。
第５図Ｃ〜のどと＜ＣＴ上面１３ ａの入力ｔマルチプ
レクサ１５により外部入力とＣＴ下面１３ｂの出力の同
れかを選択できるようにしたことにより、ＣＴ上面１３
ａの入力としてＣＴｆ面１３ｂの出力を選択したときに
内部にループが形成される。このとき２ｎ個のクロック
パルスの入力によってビット対応によってＣＴ上面１３
ａの直列出力をＣＴＴ而１面１）の直列入力に入力し且
つｅＴＴ而１面ｂの出力？ＣＴ上面１３ａに入力するこ
とができる。すなわちＣＴＪ−面１３ａからＣＴ下面１
３ｂに対しては Ａｌｎ″ＢＩｎ、 Ａ２ｎ″Ｂ２ｎ”””” ｎｎ″Ｂ
ｎｎのようにデータを入力し、且つＣＴ下面１３ｂから
ＣＴ上面１３れに対しては、 Ｂｌｌ→Ａ１１ 、 Ｂ２１→ＡＨ＊ ”・・・・、
Ｂｎ、→Ａ、１１のごとくデータを送出する。
レクサ１５により外部入力とＣＴ下面１３ｂの出力の同
れかを選択できるようにしたことにより、ＣＴ上面１３
ａの入力としてＣＴｆ面１３ｂの出力を選択したときに
内部にループが形成される。このとき２ｎ個のクロック
パルスの入力によってビット対応によってＣＴ上面１３
ａの直列出力をＣＴＴ而１面１）の直列入力に入力し且
つｅＴＴ而１面ｂの出力？ＣＴ上面１３ａに入力するこ
とができる。すなわちＣＴＪ−面１３ａからＣＴ下面１
３ｂに対しては Ａｌｎ″ＢＩｎ、 Ａ２ｎ″Ｂ２ｎ”””” ｎｎ″Ｂ
ｎｎのようにデータを入力し、且つＣＴ下面１３ｂから
ＣＴ上面１３れに対しては、 Ｂｌｌ→Ａ１１ 、 Ｂ２１→ＡＨ＊ ”・・・・、
Ｂｎ、→Ａ、１１のごとくデータを送出する。
かくのごとく内部でループを形成することによりＣＴ内
部のデータを失うことなく外部に出力することができる
。これＦｉ、動作中のＦ Ｆ Ｔ回路を止めて保守診断
するにあたってとくに有利である。
部のデータを失うことなく外部に出力することができる
。これＦｉ、動作中のＦ Ｆ Ｔ回路を止めて保守診断
するにあたってとくに有利である。
さらにＣＴＴ面の出力にトライステートゲート制御回路
を設け、且つ第５図の）のごときクロック制御回路を追
加することにより第６図に示すごとく小容限のＣＴｔ−
要素としてより大容通の整数倍に拡張したＣＴを形成す
ることができ、特にＣＴｆｔ、１個の集積回路に集積す
るとき非常に有利となるり （７）＠明の効果 以上詳Ａ（ＩＩ ｖｃ説明し、たごとく、氷見Ｌ；ｌｉ
ｌ／ｊよれば、Ｃ′ｒ内部のデータケ失うことなく外
部に出力することができ、保守０診断に便利であり、捷
た小容景ＯＣＴ′ｆｒ整数倍のＣＴＫ拡張することも容
易であり、本発明の効果は頗る大である。
を設け、且つ第５図の）のごときクロック制御回路を追
加することにより第６図に示すごとく小容限のＣＴｔ−
要素としてより大容通の整数倍に拡張したＣＴを形成す
ることができ、特にＣＴｆｔ、１個の集積回路に集積す
るとき非常に有利となるり （７）＠明の効果 以上詳Ａ（ＩＩ ｖｃ説明し、たごとく、氷見Ｌ；ｌｉ
ｌ／ｊよれば、Ｃ′ｒ内部のデータケ失うことなく外
部に出力することができ、保守０診断に便利であり、捷
た小容景ＯＣＴ′ｆｒ整数倍のＣＴＫ拡張することも容
易であり、本発明の効果は頗る大である。
ｖＪ１図はｌ” Ｘｉ’ Ｔの過酸の１例を示すブロッ
ク図、第２図および第３図は従来のシフトレジスタを使
用した６１回路の実施例、第４図Ｖｉ第３図の動作を説
明するタイツ、チャート、第５図は本発明にかかる１実
施例のプロ９り図、第６図は本発明の応用例を示すプロ
９り図である。 図において１３ａがＣＴ上面、１．３ ｂがＣＴＴ面、
１５がフルチブレクサ、１６がトライステートゲートケ
それぞれ示す。 第１０ 直列入力 ｒ個の同時出力直列出力 第３箇 −一一一一一一一ンシフト 第４図 （Ａ） ＣＴ上面（１３ａ ）出力 （Ｂ） 上面クロック制御信号
ク図、第２図および第３図は従来のシフトレジスタを使
用した６１回路の実施例、第４図Ｖｉ第３図の動作を説
明するタイツ、チャート、第５図は本発明にかかる１実
施例のプロ９り図、第６図は本発明の応用例を示すプロ
９り図である。 図において１３ａがＣＴ上面、１．３ ｂがＣＴＴ面、
１５がフルチブレクサ、１６がトライステートゲートケ
それぞれ示す。 第１０ 直列入力 ｒ個の同時出力直列出力 第３箇 −一一一一一一一ンシフト 第４図 （Ａ） ＣＴ上面（１３ａ ）出力 （Ｂ） 上面クロック制御信号
Claims (1)
- Ｎ個のデータ（Ｎ−ｒＩＸｒｌｌ−、Ｎ、ｒｌ、ｒ２は
ともに２以上の整ａ）のｒｍ ｖ’ｒ＊フーリエ変換ヲ
変換点１８点離散フーリエ変換点Ｍ敗フーリエ変換に分
解して、その離散フーリエ変換アルゴリズムを並列パイ
プラインで実現するためのデータ並びに換え回路であっ
て、ｎビットのシフトレジスタ？ｎ個並列に並べたビッ
ト行列圧よる並び換え（ＣＴ）上面と、前記並びに変え
（ＣＴＩ上面の直列出力ｔ−直列入力する並び換え（Ｃ
Ｔ）下面と、前記並び換え（Ｃ’ｒ ）上面の入力に接
続され、前記並び換え（ＣＴ）Ｆ面の出力と外部入力の
何れかを選択できるようにしたマルチプレクサにより構
成されたこと１０徴とするデータ並び換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19680282A JPS5987575A (ja) | 1982-11-11 | 1982-11-11 | デ−タ並び換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19680282A JPS5987575A (ja) | 1982-11-11 | 1982-11-11 | デ−タ並び換え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987575A true JPS5987575A (ja) | 1984-05-21 |
| JPH0217829B2 JPH0217829B2 (ja) | 1990-04-23 |
Family
ID=16363887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19680282A Granted JPS5987575A (ja) | 1982-11-11 | 1982-11-11 | デ−タ並び換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7461114B2 (en) | 2001-02-28 | 2008-12-02 | Fujitsu Limited | Fourier transform apparatus |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0670936B2 (ja) * | 1990-03-19 | 1994-09-07 | 三菱マテリアル株式会社 | 積層セラミックコンデンサ |
| JPH0793229B2 (ja) * | 1992-02-12 | 1995-10-09 | 日立エーアイシー株式会社 | 積層セラミックコンデンサ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57134773A (en) * | 1981-02-13 | 1982-08-20 | Fujitsu Ltd | Testing method for fourier transforming device |
-
1982
- 1982-11-11 JP JP19680282A patent/JPS5987575A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57134773A (en) * | 1981-02-13 | 1982-08-20 | Fujitsu Ltd | Testing method for fourier transforming device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7461114B2 (en) | 2001-02-28 | 2008-12-02 | Fujitsu Limited | Fourier transform apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0217829B2 (ja) | 1990-04-23 |
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