JPH0217829B2 - - Google Patents
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- Publication number
- JPH0217829B2 JPH0217829B2 JP57196802A JP19680282A JPH0217829B2 JP H0217829 B2 JPH0217829 B2 JP H0217829B2 JP 57196802 A JP57196802 A JP 57196802A JP 19680282 A JP19680282 A JP 19680282A JP H0217829 B2 JPH0217829 B2 JP H0217829B2
- Authority
- JP
- Japan
- Prior art keywords
- sorting
- output
- data
- bit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000008707 rearrangement Effects 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000003745 diagnosis Methods 0.000 description 5
- 238000012423 maintenance Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
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- Computational Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Theoretical Computer Science (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は高速フーリエ変換におけるアルゴリズ
ムを並列パイプラインで実現するための回路に用
いるデータ並び換え回路（コーナターナ、以下
CTと略称する）に関するものである。
ムを並列パイプラインで実現するための回路に用
いるデータ並び換え回路（コーナターナ、以下
CTと略称する）に関するものである。
(2) 技術の背景
Ｎ個のデータ（Ｎ＝r1×r2、Ｎ，r1，r2はとも
に２以上の整数）の離散フーリエ変換（以下
DFTと称する）を行なう回路は高速フーリエ変
換（以下FFTと称する）という手法を採用する
ことが多い。FFTとはＮ点DRTをr1点DFTとr2
点DFTとに分解して乗算回類を減らしより速い
DFTを行なうための手法である。
に２以上の整数）の離散フーリエ変換（以下
DFTと称する）を行なう回路は高速フーリエ変
換（以下FFTと称する）という手法を採用する
ことが多い。FFTとはＮ点DRTをr1点DFTとr2
点DFTとに分解して乗算回類を減らしより速い
DFTを行なうための手法である。
このFFTアルゴリズムを並列パイプラインで
実現した回路には第１図の構成例で示すようにそ
の回路中にCTを必要とする。第１図の構成例に
おいて１はCTを、２はｒ点DFT（またはFFT）
を、３はCTを、４はひねり係数供給回路を、５
はｒ点DFT（またはFFT）をそれぞれ示し、回路
１によりｒ個のデータを同時入力して回路５によ
りｒ個のデータの同時出力を行なう。こゝにおい
て回路１は必ずしも必要ではない。
実現した回路には第１図の構成例で示すようにそ
の回路中にCTを必要とする。第１図の構成例に
おいて１はCTを、２はｒ点DFT（またはFFT）
を、３はCTを、４はひねり係数供給回路を、５
はｒ点DFT（またはFFT）をそれぞれ示し、回路
１によりｒ個のデータを同時入力して回路５によ
りｒ個のデータの同時出力を行なう。こゝにおい
て回路１は必ずしも必要ではない。
(3) 従来技術と問題点
従来のシフトレジスタを使用したCTの回路に
ついて説明する。まず第２図はCTの構成要素と
なるｎビツトシフトレジスタであつて、１ビツト
直列入力端子１０ａと１ビツト直列出力端子１０
ｂと、ｎビツト並列入力端子１１ａ，……１１ｎ
とｎビツト並列出力端子１２ａ，……１２ｎおよ
び図示しないが直列入力，並列入力選択端子とク
ロツク入力端子を有している。またｍビツトシフ
トレジスタを２個以上直列に接続してｎビツトシ
フトレジスタを形成することも考えられる。
ついて説明する。まず第２図はCTの構成要素と
なるｎビツトシフトレジスタであつて、１ビツト
直列入力端子１０ａと１ビツト直列出力端子１０
ｂと、ｎビツト並列入力端子１１ａ，……１１ｎ
とｎビツト並列出力端子１２ａ，……１２ｎおよ
び図示しないが直列入力，並列入力選択端子とク
ロツク入力端子を有している。またｍビツトシフ
トレジスタを２個以上直列に接続してｎビツトシ
フトレジスタを形成することも考えられる。
このｎビツトビツトシフトレジスタを第２図の
ごとくｎ個並列に並べたビツト行列１３ａ，１３
ｂを作る。こゝに１３ａをCT上面、１３ｂをCT
下面と称する。第２図においてCT上面のAijは右
からｉ番目のシフトレジスタのｊビツト目を表現
し、CT下面のBijは上からｉ番目のシフトレジス
タのｊビツト目を表現している（ｉ，ｊ＝１，…
…ｎ）。そしてビツトAijがビツトBjiへ複写され
るようにCT上面１３ａの各シフトレジスタの並
列出力端子をCT下面１３ｂの並列入力端子へ接
続する。以上によりn2個のデータを並べ換える
CTが実現される。個々のデータがｋビツトより
なる場合はCTをｋ個用いることになる。
ごとくｎ個並列に並べたビツト行列１３ａ，１３
ｂを作る。こゝに１３ａをCT上面、１３ｂをCT
下面と称する。第２図においてCT上面のAijは右
からｉ番目のシフトレジスタのｊビツト目を表現
し、CT下面のBijは上からｉ番目のシフトレジス
タのｊビツト目を表現している（ｉ，ｊ＝１，…
…ｎ）。そしてビツトAijがビツトBjiへ複写され
るようにCT上面１３ａの各シフトレジスタの並
列出力端子をCT下面１３ｂの並列入力端子へ接
続する。以上によりn2個のデータを並べ換える
CTが実現される。個々のデータがｋビツトより
なる場合はCTをｋ個用いることになる。
つぎに第３図のCTの動作を第４図について説
明する。第４図に示すごとくクロツクパルスが入
力される毎にCT上面１３ａはデータをシフトし
ながらデータを外部より取り込むと同にCT下面
１３ｂはデータをシフトしながら出力する。ｎ個
のクロツクパルスでCT上面１３ａへのn2個のデ
ータの取り込みが完了する。そのつぎのクロツク
パルスに同期してCT下面１３ｂへの並列入力信
号を上げるとCT下面へパラレルロードされる。
明する。第４図に示すごとくクロツクパルスが入
力される毎にCT上面１３ａはデータをシフトし
ながらデータを外部より取り込むと同にCT下面
１３ｂはデータをシフトしながら出力する。ｎ個
のクロツクパルスでCT上面１３ａへのn2個のデ
ータの取り込みが完了する。そのつぎのクロツク
パルスに同期してCT下面１３ｂへの並列入力信
号を上げるとCT下面へパラレルロードされる。
かゝる第３図に示すごとき従来のCTにおいて
は動作中のFFT回路を止めて保守診断してCT内
部のデータを失うことなく外部に出力することが
できなかつた。
は動作中のFFT回路を止めて保守診断してCT内
部のデータを失うことなく外部に出力することが
できなかつた。
(4) 発明の目的
本発明はこの従来技術の欠点にかんがみ内部の
データを失うことなく外部に出力するようにして
保守診断を可能にしたCTを提供することを目的
とするものである。
データを失うことなく外部に出力するようにして
保守診断を可能にしたCTを提供することを目的
とするものである。
(5) 発明の構成
この目的は本発明によればｎビツトのシフトレ
ジスタをｎ個並列に並べたビツト行列による並び
換え（CT）上面１３ａおよび並び換え（CT）下
面１３ｂとを備え、外部入力されたデータを並び
換えて出力するデータ並び換え回路において、前
記並び換え（CT）上面１３ａの直列出力と前記
並び換え（CT）下面１３ｂの直列入力とを接続
する第１のライン１７ａを設けるとともに前記外
部入力と前記並び換え（CT）下面１３ｂの直列
出力とを選択するマルチプレクサ１５と前記並び
換え（CT）下面１３ｂの直列出力とを接続する
第２のライン１７ｂを設け、前記マルチプレクサ
１５が前記並び換え（CT）下面１３ｂ出力を選
択したときに前記第１および第２のラインにより
前記並び換え（CT）上面１３ａと前記並び換え
下面１３ｂとを結ぶ内部ループを形成することを
特徴とするデータ並び換え回路を提供することに
よつて達成される。
ジスタをｎ個並列に並べたビツト行列による並び
換え（CT）上面１３ａおよび並び換え（CT）下
面１３ｂとを備え、外部入力されたデータを並び
換えて出力するデータ並び換え回路において、前
記並び換え（CT）上面１３ａの直列出力と前記
並び換え（CT）下面１３ｂの直列入力とを接続
する第１のライン１７ａを設けるとともに前記外
部入力と前記並び換え（CT）下面１３ｂの直列
出力とを選択するマルチプレクサ１５と前記並び
換え（CT）下面１３ｂの直列出力とを接続する
第２のライン１７ｂを設け、前記マルチプレクサ
１５が前記並び換え（CT）下面１３ｂ出力を選
択したときに前記第１および第２のラインにより
前記並び換え（CT）上面１３ａと前記並び換え
下面１３ｂとを結ぶ内部ループを形成することを
特徴とするデータ並び換え回路を提供することに
よつて達成される。
(6) 発明の実施例
以下本発明にかゝる実施例を図面によつて詳細
に説明する。
に説明する。
第５図Ａ，Ｂは本発明の１実施例を示す。第５
図Ａに示すごとく本発明の特徴とするところは
CT上面１３ａの直列出力をCT下面１３ｂの直列
入力に接続する第１のライン１７ａと、CT下面
１３ｂの出力をマルチプレクサ１５の１つの入力
に接続する第２のライン１７ｂを設け、マルチプ
レクサ１５においてはCT上面１３ａに対する外
部入力とCT下面１３ｂの出力のどちらかを選択
できるようにしている。かゝる構成をとることに
より通常動作時は90゜データを並び換えて出力し、
保守診断時はデータを90゜並び換えることは行な
わず外部から入力していたデータを前記第１およ
び第２のラインを介してコーナターナ出力前のデ
ータ並び形態で再度コーナターナに入力するよう
にしている。なお第５図Ａにおいてはトライステ
ートゲート１６をCT下面１３ｂの出力に接続し、
CT上面１３ａの出力を外部にとりだせるように
し、且つCT上面１３ａ、CT下面１３ｂに対して
は第５図Ｂのごとく別々のクロツクを入力してい
る。
図Ａに示すごとく本発明の特徴とするところは
CT上面１３ａの直列出力をCT下面１３ｂの直列
入力に接続する第１のライン１７ａと、CT下面
１３ｂの出力をマルチプレクサ１５の１つの入力
に接続する第２のライン１７ｂを設け、マルチプ
レクサ１５においてはCT上面１３ａに対する外
部入力とCT下面１３ｂの出力のどちらかを選択
できるようにしている。かゝる構成をとることに
より通常動作時は90゜データを並び換えて出力し、
保守診断時はデータを90゜並び換えることは行な
わず外部から入力していたデータを前記第１およ
び第２のラインを介してコーナターナ出力前のデ
ータ並び形態で再度コーナターナに入力するよう
にしている。なお第５図Ａにおいてはトライステ
ートゲート１６をCT下面１３ｂの出力に接続し、
CT上面１３ａの出力を外部にとりだせるように
し、且つCT上面１３ａ、CT下面１３ｂに対して
は第５図Ｂのごとく別々のクロツクを入力してい
る。
第５図ＡのごとくCT上面１３ａの入力をマル
チプレクサ１５により外部入力とCT下面１３ｂ
の出力の何れかを選択できるようにしたことによ
り、CT上面１３ａの入力としてCT下面１３ｂの
出力を選択したときに内部にループが形成され
る。このとき2n個のクロツクパルスの入力によ
つてビツト対応によつてCT上面１３ａの直列出
力をCT下面１３ｂの直列入力に入力し且つCT下
面１３ｂの出力をCT上面１３ａに入力すること
ができる。すなわちCT上面１３ａからCT下面１
３ｂに対しては A1o→B1o，A2o→B2o……，Aoo→Booのように
データを入力し、且つCT下面１３ｂからCT上面
１３ａに対しては、 B11→A11，B21→A21，……Bo1→Ao1のごとく
データを送出する。
チプレクサ１５により外部入力とCT下面１３ｂ
の出力の何れかを選択できるようにしたことによ
り、CT上面１３ａの入力としてCT下面１３ｂの
出力を選択したときに内部にループが形成され
る。このとき2n個のクロツクパルスの入力によ
つてビツト対応によつてCT上面１３ａの直列出
力をCT下面１３ｂの直列入力に入力し且つCT下
面１３ｂの出力をCT上面１３ａに入力すること
ができる。すなわちCT上面１３ａからCT下面１
３ｂに対しては A1o→B1o，A2o→B2o……，Aoo→Booのように
データを入力し、且つCT下面１３ｂからCT上面
１３ａに対しては、 B11→A11，B21→A21，……Bo1→Ao1のごとく
データを送出する。
かくのごとく内部でループを形成することによ
りCT内部のデータを失うことなく外部に出力す
ることができる。これは動作中のFFT回路を止
めて保守診断するにあたつてとくに有利である。
りCT内部のデータを失うことなく外部に出力す
ることができる。これは動作中のFFT回路を止
めて保守診断するにあたつてとくに有利である。
さらにCT下面の出力にトライステートゲート
制御回路を設け、且つ第５図Ｂのごときクロツク
制御回路を追加することにより第６図に示すごと
く小容量のCTを要素としてより大容量の整数倍
に拡張したCTを形成することができ、特にCTを
１個の集積回路に集積するとき非常に有利とな
る。
制御回路を設け、且つ第５図Ｂのごときクロツク
制御回路を追加することにより第６図に示すごと
く小容量のCTを要素としてより大容量の整数倍
に拡張したCTを形成することができ、特にCTを
１個の集積回路に集積するとき非常に有利とな
る。
(7) 発明の効果
以上詳細に説明したごとく、本発明によれば、
CT内部のデータを失うことなく外部に出力する
ことができ、保守，診断に便利であり、また小容
量のCTを整数倍のCTに拡張することも容易であ
り、本発明の効果は頗る大である。
CT内部のデータを失うことなく外部に出力する
ことができ、保守，診断に便利であり、また小容
量のCTを整数倍のCTに拡張することも容易であ
り、本発明の効果は頗る大である。
第１図はFFTの構成の１例を示すブロツク図、
第２図および第３図は従来のシフトレジスタを使
用したCT回路の実施例、第４図は第３図の動作
を説明するタイムチヤート、第５図は本発明にか
かる１実施例のブロツク図、第６図は本発明の応
用例を示すブロツク図である。 図において１３ａがCT上面、１３ｂがCT下
面、１５がマルチプレクサ、１６がトライステー
トゲート、１７ａが第１のライン、１７ｂが第２
のラインをそれぞれ示す。
第２図および第３図は従来のシフトレジスタを使
用したCT回路の実施例、第４図は第３図の動作
を説明するタイムチヤート、第５図は本発明にか
かる１実施例のブロツク図、第６図は本発明の応
用例を示すブロツク図である。 図において１３ａがCT上面、１３ｂがCT下
面、１５がマルチプレクサ、１６がトライステー
トゲート、１７ａが第１のライン、１７ｂが第２
のラインをそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ ｎビツトのシフトレジスタを２個並列に並べ
たビツト行列による並び換え（CT）上面１３ａ
および並び換え（CT）下面１３ｂとを備え、外
部入力されたデータを並び換えて出力するデータ
並び換え回路において、 前記並び換え（CT）上面１３ａの直列出力と
前記並び換え（CT）下面１３ｂの直列入力とを
接続する第１のライン１７ａを設けるとともに前
記外部入力と前記並び換え（CT）下面１３ｂの
直列出力とを選択するマルチプレクサ１５と前記
並び換え（CT）下面１３ｂの直列出力とを接続
する第２のライン１７ｂを設け、前記マルチプレ
クサ１５が前記並び換え（CT）下面１３ｂ出力
を選択したときに前記第１および第２のラインに
より前記並び換え（CT）上面１３ａと前記並び
換え下面１３ｂとを結ぶ内部ループを形成するこ
とを特徴とするデータ並び換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19680282A JPS5987575A (ja) | 1982-11-11 | 1982-11-11 | デ−タ並び換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19680282A JPS5987575A (ja) | 1982-11-11 | 1982-11-11 | デ−タ並び換え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987575A JPS5987575A (ja) | 1984-05-21 |
| JPH0217829B2 true JPH0217829B2 (ja) | 1990-04-23 |
Family
ID=16363887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19680282A Granted JPS5987575A (ja) | 1982-11-11 | 1982-11-11 | デ−タ並び換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987575A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0670936B2 (ja) * | 1990-03-19 | 1994-09-07 | 三菱マテリアル株式会社 | 積層セラミックコンデンサ |
| JPH0793229B2 (ja) * | 1992-02-12 | 1995-10-09 | 日立エーアイシー株式会社 | 積層セラミックコンデンサ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002069182A1 (fr) | 2001-02-28 | 2002-09-06 | Fujitsu Limited | Dispositif a transformee de fourrier |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57134773A (en) * | 1981-02-13 | 1982-08-20 | Fujitsu Ltd | Testing method for fourier transforming device |
-
1982
- 1982-11-11 JP JP19680282A patent/JPS5987575A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57134773A (en) * | 1981-02-13 | 1982-08-20 | Fujitsu Ltd | Testing method for fourier transforming device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0670936B2 (ja) * | 1990-03-19 | 1994-09-07 | 三菱マテリアル株式会社 | 積層セラミックコンデンサ |
| JPH0793229B2 (ja) * | 1992-02-12 | 1995-10-09 | 日立エーアイシー株式会社 | 積層セラミックコンデンサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5987575A (ja) | 1984-05-21 |
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