JPH04266151A - 信号処理用集積回路 - Google Patents
信号処理用集積回路Info
- Publication number
- JPH04266151A JPH04266151A JP3027032A JP2703291A JPH04266151A JP H04266151 A JPH04266151 A JP H04266151A JP 3027032 A JP3027032 A JP 3027032A JP 2703291 A JP2703291 A JP 2703291A JP H04266151 A JPH04266151 A JP H04266151A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- signal processing
- integrated circuit
- processing integrated
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 11
- 230000002093 peripheral effect Effects 0.000 claims abstract description 3
- 235000019800 disodium phosphate Nutrition 0.000 description 20
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、信号処理用集積回路に
関し、特に処理ステップ数を増加させることができる信
号処理用集積回路に関する。
関し、特に処理ステップ数を増加させることができる信
号処理用集積回路に関する。
【０００２】
【従来の技術】一般に、信号処理用集積回路（以下ＤＳ
Ｐという）は高速で乗算、加算ができることを特徴とし
ており、その高速動作によりアナログ技術で行なわれて
いた処理をディジタル処理に置き換える傾向が近年高ま
っている。
Ｐという）は高速で乗算、加算ができることを特徴とし
ており、その高速動作によりアナログ技術で行なわれて
いた処理をディジタル処理に置き換える傾向が近年高ま
っている。
【０００３】初期の頃のＤＳＰの一例を図５に示す。こ
こでは、係数を蓄える係数メモリ１１ａ，演算データを
蓄えるデータメモリ１２ａ，プログラムを蓄えるプログ
ラムメモリ１３ａ，外部のマイコンとデータのやりとり
を行なうマイコンインターフェイス１４，データの入出
力を行なうデータ入出力部１５及びＡＬＵ２１，乗算器
２２からなる演算部（ブロック）１６から構成されてい
る。
こでは、係数を蓄える係数メモリ１１ａ，演算データを
蓄えるデータメモリ１２ａ，プログラムを蓄えるプログ
ラムメモリ１３ａ，外部のマイコンとデータのやりとり
を行なうマイコンインターフェイス１４，データの入出
力を行なうデータ入出力部１５及びＡＬＵ２１，乗算器
２２からなる演算部（ブロック）１６から構成されてい
る。
【０００４】通常、ＤＳＰに入力される信号は、アナロ
グディジタル変換器（以後ＡＤコンバータという）によ
りアナログ信号からディジタル信号に変換され、この変
換周波数（サンプリング周波数ｆＳ ）周期の単位とな
る。そのためＤＳＰ１０ｂも周波数ｆＳ 単位での処理
が基本となり、図６に示すように、周波数ｆＳ を示す
信号ＬＰＣＫ（ここではオーディオ信号を想定しており
、ＬｃｈとＰｃｈとを含むこの信号が丁度１ｆＳ とな
る）に同期して動作している。また、ここで演算ブロッ
ク１６にＡ，Ｂと示されているのはＡ処理とＢ処理を示
している。近年このＤＳＰで処理したい内容が増加する
傾向にあり、このサンプリング周期ｆＳ で演算しなけ
ればならないということが制約となってきている。
グディジタル変換器（以後ＡＤコンバータという）によ
りアナログ信号からディジタル信号に変換され、この変
換周波数（サンプリング周波数ｆＳ ）周期の単位とな
る。そのためＤＳＰ１０ｂも周波数ｆＳ 単位での処理
が基本となり、図６に示すように、周波数ｆＳ を示す
信号ＬＰＣＫ（ここではオーディオ信号を想定しており
、ＬｃｈとＰｃｈとを含むこの信号が丁度１ｆＳ とな
る）に同期して動作している。また、ここで演算ブロッ
ク１６にＡ，Ｂと示されているのはＡ処理とＢ処理を示
している。近年このＤＳＰで処理したい内容が増加する
傾向にあり、このサンプリング周期ｆＳ で演算しなけ
ればならないということが制約となってきている。
【０００５】そこでこの問題に対応するように考えられ
たのが、図７に示すＤＳＰ１０ｃである。この従来例は
、図５に比べて２つの演算ブロック１６，１７を用意し
た点に特徴があり、図８のタイミングチャートに示され
るように、演算ブロック１６でＡ処理を、演算ブロック
１７でＢ処理というように、処理を並列に行なうことが
でき、演算能力としては２倍となっている。
たのが、図７に示すＤＳＰ１０ｃである。この従来例は
、図５に比べて２つの演算ブロック１６，１７を用意し
た点に特徴があり、図８のタイミングチャートに示され
るように、演算ブロック１６でＡ処理を、演算ブロック
１７でＢ処理というように、処理を並列に行なうことが
でき、演算能力としては２倍となっている。
【０００６】
【発明が解決しようとする課題】この従来のＤＳＰでは
、一連の処理を２分割して行なっているが、Ｌｃｈ，Ｒ
ｃｈのように完全に分離しできる処理は問題無いが、分
離が難かしく、平行処理ができず連続して行なわなけれ
ばならない場合に問題となる。
、一連の処理を２分割して行なっているが、Ｌｃｈ，Ｒ
ｃｈのように完全に分離しできる処理は問題無いが、分
離が難かしく、平行処理ができず連続して行なわなけれ
ばならない場合に問題となる。
【０００７】例えば、オーディオ信号処理の場合には、
サラウンド処理を行なってからイコライジング処理を行
なおうとすると、これらは並行には処理が出来ず、必ず
サラウンド処理を行なってからイコライジング処理、又
はその逆というようにＡ処理、Ｂ処理をどうしても順番
に行なう必要がある。このような場合には図７の従来例
のような対応では無理となる。また一連の処理が分離で
きず、かつ長い場合も問題となる。
サラウンド処理を行なってからイコライジング処理を行
なおうとすると、これらは並行には処理が出来ず、必ず
サラウンド処理を行なってからイコライジング処理、又
はその逆というようにＡ処理、Ｂ処理をどうしても順番
に行なう必要がある。このような場合には図７の従来例
のような対応では無理となる。また一連の処理が分離で
きず、かつ長い場合も問題となる。
【０００８】つまり、図７のような構成では、１ｆＳ
周期内としては、従来例の２倍の処理能力はあるが、こ
れは処理が分離できて初めて可能なのであり、一連の長
い処理の場合は演算ブロック（１）または（２）どちら
か一つしか使えず、図５と同じ処理能力しかない。そこ
で内部のスピードアップをしなければならないが、それ
ぞれのブロックのスピードはデバイスのスピードで決ま
っており、簡単にはスピードアップできない。
周期内としては、従来例の２倍の処理能力はあるが、こ
れは処理が分離できて初めて可能なのであり、一連の長
い処理の場合は演算ブロック（１）または（２）どちら
か一つしか使えず、図５と同じ処理能力しかない。そこ
で内部のスピードアップをしなければならないが、それ
ぞれのブロックのスピードはデバイスのスピードで決ま
っており、簡単にはスピードアップできない。
【０００９】一方、たとえ処理が分割出来たとしても、
その２つの処理ステップが大きく異なっている場合には
、演算ブロック （１）早く終了しているのに演算ブ
ロック（２）はまだ終了しない、またはステップが入り
きらない等で、演算ブロックを２つ持っている特徴を生
かせない場合が多い。
その２つの処理ステップが大きく異なっている場合には
、演算ブロック （１）早く終了しているのに演算ブ
ロック（２）はまだ終了しない、またはステップが入り
きらない等で、演算ブロックを２つ持っている特徴を生
かせない場合が多い。
【００１０】本発明の目的は、このような問題を解決し
、複数の演算ブロックを時間差を設けて動作させ、長い
処理を可能にした信号処理用集積回路を提供することに
ある。
、複数の演算ブロックを時間差を設けて動作させ、長い
処理を可能にした信号処理用集積回路を提供することに
ある。
【００１１】
【課題を解決するための手段】本発明の信号処理用集積
回路の構成は、演算器、乗算器を含む複数の演算ブロッ
クと、係数メモリ、データメモリ、プログラムメモリ、
マイコンインターフェイス、データ入出力部を含む周辺
ブロックとから構成され、前記複数の演算ブロックがそ
れぞれ時間差をもって動作するように複数のサンプリン
グ周期をもつクロックがそれぞれ供給されるようにした
ことを特徴とする。
回路の構成は、演算器、乗算器を含む複数の演算ブロッ
クと、係数メモリ、データメモリ、プログラムメモリ、
マイコンインターフェイス、データ入出力部を含む周辺
ブロックとから構成され、前記複数の演算ブロックがそ
れぞれ時間差をもって動作するように複数のサンプリン
グ周期をもつクロックがそれぞれ供給されるようにした
ことを特徴とする。
【００１２】
【実施例】図１は本発明の一実施例の信号処理用集積回
路のブロック図、図２はその動作を説明するタイミング
チャートである。本実施例は、ＡＬＵ２１、乗算器２２
からなる複数の演算ブロック１６，１７及び係数メモリ
１１、データメモリ１２、プログラムメモリ１３、マイ
コンインターフェイス１４、データ入出力部１５から構
成され、複数の演算ブロック１６，１７が各々時間差を
持って動作する。
路のブロック図、図２はその動作を説明するタイミング
チャートである。本実施例は、ＡＬＵ２１、乗算器２２
からなる複数の演算ブロック１６，１７及び係数メモリ
１１、データメモリ１２、プログラムメモリ１３、マイ
コンインターフェイス１４、データ入出力部１５から構
成され、複数の演算ブロック１６，１７が各々時間差を
持って動作する。
【００１３】外部から入力されたサンプリング周期ｆＳ
を示す信号ＬＲＣＫは、入力されると分周器１９によ
り２分周され、この２分周信号の立上りにより演算ブロ
ック１６が動作を開始し、その立下りにより演算ブロッ
ク１７が動作を開始する。また、従来例と異なる大きな
点は、演算ブロック１６，１７が時間差を設けて動作す
るだけでなく、その処理時間を１サンプリング周期内（
１ｆＳ ）ではなく複数サンプリング周期かけて行なう
ことにある。
を示す信号ＬＲＣＫは、入力されると分周器１９によ
り２分周され、この２分周信号の立上りにより演算ブロ
ック１６が動作を開始し、その立下りにより演算ブロッ
ク１７が動作を開始する。また、従来例と異なる大きな
点は、演算ブロック１６，１７が時間差を設けて動作す
るだけでなく、その処理時間を１サンプリング周期内（
１ｆＳ ）ではなく複数サンプリング周期かけて行なう
ことにある。
【００１４】また、この複数サンプリング周期の数は、
通常演算ブロックの数と同じになる。つまり、ｎ個の演
算ブロックをｎｆＳ 周期間で演算することにより、外
部から見た場合あたかも１ｆＳ 内で処理されたように
見えることになる。図１では、２つの演算ブロック１６
，１７を使用し、それぞれの演算ブロックは２ｆＳ 周
期で演算することを表わしている。
通常演算ブロックの数と同じになる。つまり、ｎ個の演
算ブロックをｎｆＳ 周期間で演算することにより、外
部から見た場合あたかも１ｆＳ 内で処理されたように
見えることになる。図１では、２つの演算ブロック１６
，１７を使用し、それぞれの演算ブロックは２ｆＳ 周
期で演算することを表わしている。
【００１５】この周期ｆＳ で処理すれば良いという動
作は、データの入力から出力までの時間が長くなってし
まう欠点もある。ところが、通常オーディオのような処
理ではサンプリング周期は約２０〜３０μｓと非常に短
かく、処理が１ｆＳ ，２ｆＳ 程度長くなってもほと
んど影響無く、またディジタルアナログ変換器の前段に
設けられるディジタルフィルタのように２００ｆＳ 程
度の処理時間を要するものもあるため全く問題とならな
い。
作は、データの入力から出力までの時間が長くなってし
まう欠点もある。ところが、通常オーディオのような処
理ではサンプリング周期は約２０〜３０μｓと非常に短
かく、処理が１ｆＳ ，２ｆＳ 程度長くなってもほと
んど影響無く、またディジタルアナログ変換器の前段に
設けられるディジタルフィルタのように２００ｆＳ 程
度の処理時間を要するものもあるため全く問題とならな
い。
【００１６】一方、この周期ｆＳ で処理すれば良いと
いう動作は、次に示すような多くの利点をもたらす。
いう動作は、次に示すような多くの利点をもたらす。
【００１７】まず第１に、周期ｆＳ で処理するので、
ＤＳＰの処理スピードをむやみに上げなくとも良い点が
ある。長い処理を従来例のように１ｆＳ 内で処理を行
なおうとすると、ＤＳＰの処理スピード自体を上げない
と間に合わないが、ＤＳＰの処理スピードは既にかなり
高いレベルにあるため、簡単には上げられず、無理に上
げようとするとＤＳＰの規模が数倍にもなってしまうと
同時にその消費電力も膨大となってしまうという問題が
あった。これは、スピードアップのために、現ＤＳＰの
各ブロック自体を大きくしてはならないためである。従
ってこの利点は非常に有効である。
ＤＳＰの処理スピードをむやみに上げなくとも良い点が
ある。長い処理を従来例のように１ｆＳ 内で処理を行
なおうとすると、ＤＳＰの処理スピード自体を上げない
と間に合わないが、ＤＳＰの処理スピードは既にかなり
高いレベルにあるため、簡単には上げられず、無理に上
げようとするとＤＳＰの規模が数倍にもなってしまうと
同時にその消費電力も膨大となってしまうという問題が
あった。これは、スピードアップのために、現ＤＳＰの
各ブロック自体を大きくしてはならないためである。従
ってこの利点は非常に有効である。
【００１８】次に第２の利点としては、従来例のように
処理を分割する方法でなく、あくまで連続して処理を行
なうので、分割する作業は不要となるだけでなく、各演
算ブロックは同様の処理を時間差で行なうため、忙しい
演算ブロック、暇な演算ブロックというものが無くなり
処理が平均化される。
処理を分割する方法でなく、あくまで連続して処理を行
なうので、分割する作業は不要となるだけでなく、各演
算ブロックは同様の処理を時間差で行なうため、忙しい
演算ブロック、暇な演算ブロックというものが無くなり
処理が平均化される。
【００１９】また、このような複数演算ブロックを時間
差を持って動作させることは従来のＤＳＰを複数個使用
しても可能であるが、その時にはスタートタイミングを
作る回路を外部に設けなければならず、またＤＳＰ間の
データ転送も必要となるが、本発明のＤＳＰでは不要で
ある。一方、動作（インストラクション）を外部から入
力するタイプのＤＳＰの場合は、複数個使う場合いイン
ストラクションをそれぞれに入力しなくてはならない問
題点があるが、本発明のＤＳＰでは当然１回で良い。
差を持って動作させることは従来のＤＳＰを複数個使用
しても可能であるが、その時にはスタートタイミングを
作る回路を外部に設けなければならず、またＤＳＰ間の
データ転送も必要となるが、本発明のＤＳＰでは不要で
ある。一方、動作（インストラクション）を外部から入
力するタイプのＤＳＰの場合は、複数個使う場合いイン
ストラクションをそれぞれに入力しなくてはならない問
題点があるが、本発明のＤＳＰでは当然１回で良い。
【００２０】図３，図４は本発明の第２の実施例ＤＳＰ
のブロック図及びそのタイミングチャートを示す。本実
施例は、３個の演算ブロック１６，１７，１８を持ち、
その各々は３ｆＳ 周期で動作するようになっている。 そのため、図１のＤＳＰに比べて３／２倍の長い処理が
可能となる。このように演算ブロックを増加することに
より、どんな長い処理にも対応可能となっている。
のブロック図及びそのタイミングチャートを示す。本実
施例は、３個の演算ブロック１６，１７，１８を持ち、
その各々は３ｆＳ 周期で動作するようになっている。 そのため、図１のＤＳＰに比べて３／２倍の長い処理が
可能となる。このように演算ブロックを増加することに
より、どんな長い処理にも対応可能となっている。
【００２１】
【発明の効果】以上説明したように本発明は、複数の演
算ブロックを時間差を設けて動作させるようにしたので
、従来不可能であった長い処理が可能になるという効果
を有する。
算ブロックを時間差を設けて動作させるようにしたので
、従来不可能であった長い処理が可能になるという効果
を有する。
【図１】本発明の信号処理用集積回路の一実施例のブロ
ック図。
ック図。
【図２】図１の動作を説明するタイミングチャート。
【図３】本発明の第２の実施例のブロック図。
【図４】図３の動作説明するタイミングチャート。
【図５】従来の信号処理用集積回路の一例のブロック図
。
。
【図６】図５の動作を説明するタイミングチャート。
【図７】従来の信号処理用集積回路の他のブロック図。
【図８】図７の動作を説明するタイミングチャート。
１０，１０ａ，１０ｂ，１０ｃ ＤＳＰ１１，１
１ａ 係数メモリ １２，１２ａ データメモリ １３，１３ａ プログラムメモリ１４ マ
イコンインターフェイス１５ データ入出力部 １６，１７，１８ 演算ブロック（１）〜（３）
１９，１９ａ 分周器 ２１ ＡＬＵ ２２ 乗算器
１ａ 係数メモリ １２，１２ａ データメモリ １３，１３ａ プログラムメモリ１４ マ
イコンインターフェイス１５ データ入出力部 １６，１７，１８ 演算ブロック（１）〜（３）
１９，１９ａ 分周器 ２１ ＡＬＵ ２２ 乗算器
Claims (2)
- 【請求項１】 演算器、乗算器を含む複数の演算ブロ
ックと、係数メモリ、データメモリ、プログラムメモリ
、マイコンインターフェイス、データ入出力部を含む周
辺ブロックとから構成され、前記複数の演算ブロックが
それぞれ時間差をもって動作するように複数のサンプリ
ング周期をもつクロックがそれぞれ供給されるようにし
たことを特徴とする信号処理用集積回路。 - 【請求項２】 複数のサンプリング周期をもつクロッ
クが分周器の各分周出力により供給される請求項１記載
の信号処理用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027032A JPH04266151A (ja) | 1991-02-21 | 1991-02-21 | 信号処理用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027032A JPH04266151A (ja) | 1991-02-21 | 1991-02-21 | 信号処理用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04266151A true JPH04266151A (ja) | 1992-09-22 |
Family
ID=12209732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3027032A Pending JPH04266151A (ja) | 1991-02-21 | 1991-02-21 | 信号処理用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04266151A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007522699A (ja) * | 2003-12-29 | 2007-08-09 | ザイリンクス インコーポレイテッド | カスケード接続するｄｓｐスライスを備えた集積回路 |
| JP2016103723A (ja) * | 2014-11-27 | 2016-06-02 | オンキヨー株式会社 | インターフェース装置 |
-
1991
- 1991-02-21 JP JP3027032A patent/JPH04266151A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007522699A (ja) * | 2003-12-29 | 2007-08-09 | ザイリンクス インコーポレイテッド | カスケード接続するｄｓｐスライスを備えた集積回路 |
| JP2016103723A (ja) * | 2014-11-27 | 2016-06-02 | オンキヨー株式会社 | インターフェース装置 |
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