JPH06309164A - ディジタル信号処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 処理プログラムを記憶する記憶媒体の容量の
低減を可能としたディジタル信号処理回路を提供する。 【構成】 符号化された２チャンネルのオーディオ信号
に対して同一処理を行うに際し、乗算器８、Ｐレジスタ
９、シフト回路１０及び加算器１１からなる演算部の出
力側に２つのアキュムレータ１２，１３を縦続接続する
とともに、命令メモリ１７における処理プログラムのア
ドレスをマスタークロックＭＣＫの２サイクルに１回更
新し、同一ステップの処理を２回繰り返して実行するよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号処理回
路（ＤＳＰ：Digital Signal Processor）に関し、特に
符号化された複数チャンネルの信号に対して単一の演算
部にて同一処理を繰り返して実行するディジタル信号処
理回路に関する。

【０００２】

【従来の技術】ＣＤプレーヤ等のオーディオ機器から出
力されるＬ（左），Ｒ（右）の２チャンネルのオーディ
オ信号を処理する例えばプリアンプには、ディジタル信
号処理回路を用いてフィルタリング等の各種の信号処理
をディジタル的に行うようにしたものがある。この種の
ディジタル信号処理においては、Ｌ，Ｒ２チャンネルの
オーディオ信号に対して同一処理を繰り返して行うこと
になる。このように、複数チャンネルの信号に対して同
一処理を繰り返して行う場合、従来のディジタル信号処
理回路では、サブルーチンコールという形式を用いるの
が一般的であった。これは、幾つかの繰り返し行われる
同一処理毎にまとめてサブルーチンを構成し、メインル
ーチンより、それらを呼び出して必要分だけ実行させる
ものである。

【０００３】

【発明が解決しようとする課題】しかしながら、この場
合、メインルーチンは入力される信号のチャンネル数分
（本例では、２チャンネル分）だけサブルーチンの処理
を実行させなければならず、処理プログラムがチャンネ
ル数分だけ必要になるため、処理プログラムを記憶する
記憶媒体の容量が大きくなるという問題点があった。本
発明は、上記課題に鑑みてなされたものであり、その目
的とするところは、処理プログラムを記憶する記憶媒体
の容量の低減を可能としたディジタル信号処理回路を提
供することにある。

【０００４】

【課題を解決するための手段】上記目的を達成するため
に、本発明によるディジタル信号処理回路では、符号化
されたＮチャンネル（Ｎは２以上の自然数）の信号に対
して同一処理を繰り返して実行する演算部と、この演算
部における演算処理のための処理プログラムを記憶する
第１の記憶媒体と、演算時の被数となる係数を記憶する
第２の記憶媒体と、演算部の出力側に縦続接続されたＮ
個のアキュムレータとを具備した構成となっている。

【０００５】

【作用】符号化されたＮチャンネルの信号に対して同一
の処理プログラムを実行する場合、演算部の出力側にＮ
個のアキュムレータを縦続接続するとともに、処理プロ
グラムのアドレスをマスタークロックＭＣＫのＮサイク
ルに１回更新し、同一ステップの処理をＮ回繰り返して
実行する。これによれば、入力信号のチャンネル数Ｎに
関係なく処理プログラムを１つ与えることで、Ｎチャン
ネル分同一処理を自動的に行うことができるため、処理
プログラムをＮチャンネル分用意する必要がなく、処理
プログラムを記憶する記憶媒体の容量を低減できる。

【０００６】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示すブロック
図であり、例えば、ディジタルオーディオ機器における
Ｌ，Ｒ２チャンネルのディジタルオーディオ信号に対し
て同一処理を行う単一の演算部を有するディジタル信号
処理回路に適用した場合を示している。図１において、
外部の入力レジスタ１には、符号化されたＬ，Ｒ２チャ
ンネルのディジタルオーディオ信号データが格納されて
いる。この入力レジスタ１の中から、Ｌ，Ｒのオーディ
オ信号データが交互に選択されて内部バス２に出力され
る。

【０００７】セレクタ３は、内部バス２からの信号デー
タと、演算結果を記憶するデータＲＡＭ４からの信号デ
ータのいずれか一方を選択して次段のデータ（Ｄ）レジ
スタ５に格納する。一方、係数ＲＡＭ６には演算時の被
数となる係数データが記憶されており、この係数ＲＡＭ
６からの係数データは係数（Ｋ）レジスタ７に格納され
る。Ｄレジスタ５とＫレジスタ７に格納された各データ
は乗算器８によって乗算され、その結果が乗算結果
（Ｐ）レジスタ９に格納される。このＰレジスタ９に格
納されたデータは、シフト回路１０を経て加算器１１に
供給される。

【０００８】加算器１１は、その出力側に２段縦続接続
されたアキュムレータ１２，１３のうち、２段目のアキ
ュムレータ１３の出力データとＰレジスタ９からのデー
タとを加算し、その加算結果を１段目のアキュムレータ
１２に格納する。１段目のアキュムレータ１２の出力デ
ータはクリッパ１４によって丸め込みが行われた後、バ
ッファ１５を介して内部バス２に出力され、出力レジス
タ１６及びデータＲＡＭ４へ供給される。以上の演算処
理の流れは、命令メモリ１７に記憶された主処理プログ
ラム及び補助処理プログラムによって制御される。

【０００９】次に、上記構成の本発明によるディジタル
信号処理回路の回路動作について、図２のタイミングチ
ャートに基づいて説明する。尚、図２において、（ａ）
はオーディオ信号データのサンプリングパルスを、
（ｂ）は内部同期のステップ０を、（ｃ）はマスターク
ロックＭＣＫを、（ｄ）はＬ／Ｒ（Ｒは負論理）信号
を、（ｅ）は命令メモリ１７における補助処理プログラ
ムのアドレスを、（ｆ）はそのデータを、（ｇ）はデー
タＲＡＭ４及び係数ＲＡＭ６の各アドレスを、（ｈ）は
それらのデータを、（ｉ）はＤ／Ｋレジスタ５，７の各
データを、（ｊ）はＰレジスタ９のデータを、（ｋ）は
シフト回路１０のデータを、（ｌ）は１段目のアキュム
レータ１２のデータを、（ｍ）は２段目のアキュムレー
タ１３のデータをそれぞれ示している。

【００１０】図１において、演算部の入力レジスタであ
るＤレジスタ５及びＫレジスタ、乗算結果を格納するＰ
レジスタ９、並びに１段目のアキュムレータ１２及び２
段目のアキュムレータ１３には、マスタークロックＭＣ
Ｋ（ｃ）の立上がりでデータが入力される。また、命令
メモリ１７における補助処理プログラムのアドレスカウ
ンタは、そのカウント内容がマスタークロックＭＣＫ
（ｃ）の２サイクルに１回更新されるようになってい
る。

【００１１】先ず、命令メモリ１７における補助処理プ
ログラムのアドレスカウンタの値、即ち補助処理プログ
ラムのアドレス（ｅ）が決まると、そのアドレスに対応
するデータ（ｆ）が出力され、マスタークロックＭＣＫ
（ｃ）のサイクル２でデータＲＡＭ４及び係数ＲＡＭ６
の各アドレスレジスタがセットされる。データＲＡＭ４
及び係数ＲＡＭ６はアドレス（ｇ）がセットされると、
そのアドレスに対応するデータ（ｈ）を出力する。これ
らのデータ（ｈ）は、Ｄレジスタ５及びＫレジスタ７に
マスタークロックＭＣＫ（ｃ）のサイクル３で取り込ま
れ、乗算器８によって乗算される。

【００１２】マスタークロックＭＣＫ（ｃ）のサイクル
３で乗算された結果は、マスタークロックＭＣＫ（ｃ）
のサイクル４でＰレジスタ（ｊ）に取り込まれ、加算器
１１によってマスタークロックＭＣＫ（ｃ）のサイクル
で２サイクル前のデータ、即ち２段目のアキュムレータ
１３のデータと加算される。その加算結果は、１段目の
アキュムレータ１２にマスタークロックＭＣＫ（ｃ）の
サイクル５で取り込まれる。１段目のアキュムレータ１
１のデータは、そのまま２段目のアキュムレータ１２に
マスタークロックＭＣＫ（ｃ）のサイクル６で取り込ま
れる。

【００１３】上述したディジタル演算処理は全て乗算→
加算→出力（加算）の繰り返しに変換される。これを時
間軸上で考えると、次の２つの条件を満たすことにな
る。 （１）乗算結果をＰレジスタ９に取り込むサイクルと、
演算サイクルで１つ前の演算結果の出力サイクル（２段
目のアキュムレータ１３の取り込みサイクル）が同じで
なければならない。 （２）Ｄレジスタ５にデータを取り込んでからマスター
クロックＭＣＫ（ｃ）で４サイクル後にその演算結果が
２段目のアキュムレータ１３から出力されなければなら
ない。 すなわち、図２において、条件（１）についてはの流
れであり、条件（２）については，，，の流れ
である。

【００１４】これらの演算処理は、先述したように、２
チャンネルのオーディオ信号に対して２個のアキュムレ
ータ１２，１３を縦続接続するとともに、命令メモリ１
７における補助処理プログラムのアドレスカウンタのカ
ウント内容、即ち補助処理プログラムのアドレス（ｅ）
を、マスタークロックＭＣＫ（ｃ）の２サイクルに１回
更新することにより実行される。これによれば、２チャ
ンネルのオーディオ信号に対して同一処理を行う場合、
補助処理プログラムのアドレス（ｅ）をマスタークロッ
クＭＣＫ（ｃ）の各サイクル毎に更新すると、図３
（Ａ）に示すように処理プログラムが２チャンネル分必
要になるのに対し、マスタークロックＭＣＫ（ｃ）の２
サイクル毎に更新することで、図３（Ｂ）に示すように
処理プログラムが半分で済むことになる。

【００１５】すなわち、入力される全ての信号に対して
同一処理を行う場合、処理プログラムを入力信号のチャ
ンネル数分必要とせず、入力信号のチャンネル数に関係
なく処理プログラムを１つ与えることで、入力信号のチ
ャンネル数分同一処理を自動的に行うことができる。し
たがって、処理プログラムを入力信号のチャネル数分だ
け用意する必要がなく、チャネル数分の１で済むため、
処理プログラムを記憶する記憶媒体である命令メモリ１
７の容量をチャネル数分の１に低減できる。

【００１６】尚、図３のプログラムは、２チャンネルの
オーディオ信号に対してディジタル信号処理を行う場合
の一例の処理プログラムの一部を示している。図３にお
いて、adはアドレスを、 movは転送命令を、daはデータ
ＲＡＭ４のアドレスを、ka,iは係数ＲＡＭ６のアドレス
を、sfはシフト回路１０のシフト量をそれぞれ表してい
る。

【００１７】

【発明の効果】以上説明したように、本発明によれば、
符号化されたＮチャンネルの信号に対して同一の処理プ
ログラムを実行する場合、演算部の出力側にＮ個のアキ
ュムレータを縦続接続するとともに、処理プログラムの
アドレスをマスタークロックＭＣＫのＮサイクルに１回
更新し、同一ステップの処理をＮ回繰り返して実行する
ようにしたことにより、入力信号のチャンネル数Ｎに関
係なく処理プログラムを１つ与えることで、Ｎチャンネ
ル分同一処理を自動的に行うことができるため、処理プ
ログラムをＮチャンネル分用意する必要がなく、処理プ
ログラムを記憶する記憶媒体の容量を低減できることに
なる。

【図面の簡単な説明】

【図１】本発明によるディジタル信号処理回路の一実施
例を示すブロック図である。

【図２】本発明によるディジタル信号処理回路の回路動
作を説明するためのタイミングチャートである。

【図３】２チャンネルのオーディオ信号に対してディジ
タル信号処理を行う場合の一例の処理プログラムの一部
を示す図であり、（Ａ）は補助処理プログラムのアドレ
スをマスタークロックＭＣＫの各サイクル毎に更新する
場合を、（Ｂ）は補助処理プログラムのアドレスをマス
タークロックＭＣＫの２サイクル毎に更新する場合をそ
れぞれ示している。

【符号の説明】

２ 内部バス ４ データＲＡＭ ６ 係数ＲＡＭ ８ 乗算器 １０ シフト回路 １１ 加算器 １２ １段目のアキュムレータ １３ ２段目のアキュムレータ １７ 命令メモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 符号化されたＮチャンネル（Ｎは２以上
   の自然数）の信号に対して同一処理を繰り返して実行す
   る演算部と、 前記演算部における演算処理のための処理プログラムを
   記憶する第１の記憶媒体と、 演算時の被数となる係数を記憶する第２の記憶媒体と、 前記演算部の出力側に縦続接続されたＮ個のアキュムレ
   ータとを具備したことを特徴とするディジタル信号処理
   回路。
2. 【請求項２】 前記Ｎチャンネルの信号は、２チャンネ
   ルのディジタルオーディオ信号であることを特徴とする
   請求項１記載のディジタル信号処理回路。