JPS59229793A - 遅延量可変形シフトレジスタ - Google Patents
遅延量可変形シフトレジスタInfo
- Publication number
- JPS59229793A JPS59229793A JP58103871A JP10387183A JPS59229793A JP S59229793 A JPS59229793 A JP S59229793A JP 58103871 A JP58103871 A JP 58103871A JP 10387183 A JP10387183 A JP 10387183A JP S59229793 A JPS59229793 A JP S59229793A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- delay amount
- terminal
- bit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、所定ビットの遅延量を有するシフトレジスタ
を使用して、遅延量を可変できる遅延量可変形シフトレ
ジスタに係り、特に、回路構成を小形化した遅延量可変
形シフトレジスタに関するものである。
を使用して、遅延量を可変できる遅延量可変形シフトレ
ジスタに係り、特に、回路構成を小形化した遅延量可変
形シフトレジスタに関するものである。
（ｂｌ 従来技術と問題点
従来の遅延量可変形シフトレジスタの一実施例を第１図
を用いて説明する。
を用いて説明する。
第１図は従来の遅延量可変形シフトレジスタの一実施例
構成図である。従来の遅延量可変形シフトレジスタは、
第１図に示す如く、信号入力端子ＩＮに対して、直列に
接続されたシフトレジスタ１乃至ｎと、該シフトレジス
タ１乃至ｎの任意のビットの遅延量を選択する選択回路
Ｓによって構成されている。尚、ここでは、シフトレジ
スタ１乃至ｎがそれぞれ、８ビツトの遅延量を有するも
のとし、シフトレジスタ１乃至ｎに接続されたＳｕ乃至
Ｓ８ はそれぞれ、１ビツトステツプの遅延量をとり
出すための端子である。
構成図である。従来の遅延量可変形シフトレジスタは、
第１図に示す如く、信号入力端子ＩＮに対して、直列に
接続されたシフトレジスタ１乃至ｎと、該シフトレジス
タ１乃至ｎの任意のビットの遅延量を選択する選択回路
Ｓによって構成されている。尚、ここでは、シフトレジ
スタ１乃至ｎがそれぞれ、８ビツトの遅延量を有するも
のとし、シフトレジスタ１乃至ｎに接続されたＳｕ乃至
Ｓ８ はそれぞれ、１ビツトステツプの遅延量をとり
出すための端子である。
今、信号入力端子ＩＮに信号が入力したとすると、該信
号は、クロック入力端子ＣＬＫに入力するクロックにし
たがって、順次、シフトレジスタ１乃至ｎでシフトされ
ていく。そして、今、選択回路Ｓ内において、端子Ｓ。
号は、クロック入力端子ＣＬＫに入力するクロックにし
たがって、順次、シフトレジスタ１乃至ｎでシフトされ
ていく。そして、今、選択回路Ｓ内において、端子Ｓ。
と端子Ｓ２４が接続されていたとすると、該信号は、上
記信号入力端子ＩＮから入力した信号に対して、１２ビ
ツト遅延した信号として、信号出力端子ＯＵＴに出力さ
れる。
記信号入力端子ＩＮから入力した信号に対して、１２ビ
ツト遅延した信号として、信号出力端子ＯＵＴに出力さ
れる。
このように、従来の遅延量可変形シフトレジスタは、選
択回路Ｓ内において、端子Ｓｏ と接続する端子を端
子Ｓ１１ 乃至Ｓａｙから１個選択して、遅延量可変形
シフトレジスタの遅延量を決定するものであった。
択回路Ｓ内において、端子Ｓｏ と接続する端子を端
子Ｓ１１ 乃至Ｓａｙから１個選択して、遅延量可変形
シフトレジスタの遅延量を決定するものであった。
しかしながら、かかる従来の遅延量可変形シフトレジス
タは以下の欠点を有するものであった。
タは以下の欠点を有するものであった。
すなわち、０ビツト乃至ｎビットの遅延量を可変できる
ようにするために、選択回路Ｓ内に設けられる端子を、
遅延量可変形シフトレジスタを構成するシフトレジスタ
の数で決まる最大シフト数だけ必要とし、構成が大形化
するという欠点を有していた。
ようにするために、選択回路Ｓ内に設けられる端子を、
遅延量可変形シフトレジスタを構成するシフトレジスタ
の数で決まる最大シフト数だけ必要とし、構成が大形化
するという欠点を有していた。
（Ｃ１発明の目的
本発明は、かかる従来の遅延量可変形シフトレジスタの
欠点に鑑み、回路構成を小形化した遅延量可変形シフト
レジスタを提供することを目的とする。
欠点に鑑み、回路構成を小形化した遅延量可変形シフト
レジスタを提供することを目的とする。
（ｄ） 発明の構成
かかる目的は、本発明によれば、信号入力端子に対して
、直列に接続され、所定ビットの遅延量を有する（ｎ−
１）個のシフトレジスタ、該信号入力端子・１段目のシ
フトレジスタ間及びシフトレジスタ間より端子を取り出
して、該端子を選択し、該選択した端子とｎ番目のシフ
トレジスタを直列に接続する第１の選択手段、該ｎ番目
のシフトレジスタの該所定ビットの遅延量の範囲内で任
意のビットの遅延量を選択して、信号出力端子に取り出
す第２の選択手段を有することを特徴とする遅延量可変
形シフトレジスタを提供することにより達成できる。
、直列に接続され、所定ビットの遅延量を有する（ｎ−
１）個のシフトレジスタ、該信号入力端子・１段目のシ
フトレジスタ間及びシフトレジスタ間より端子を取り出
して、該端子を選択し、該選択した端子とｎ番目のシフ
トレジスタを直列に接続する第１の選択手段、該ｎ番目
のシフトレジスタの該所定ビットの遅延量の範囲内で任
意のビットの遅延量を選択して、信号出力端子に取り出
す第２の選択手段を有することを特徴とする遅延量可変
形シフトレジスタを提供することにより達成できる。
（ｅｌ 発明の実施例
以下、本発明の遅延量可変形シフトレジスタの一実施例
を第２図並びに第３図を用いて詳細に説明する。
を第２図並びに第３図を用いて詳細に説明する。
第２図は、本発明の遅延量可変形シフトレジスタの一実
施例構成図である。
施例構成図である。
本発明の遅延量可変形シフトレジスタは、第２図に示す
如く、信号入力端子ＩＮに対して直列に接続されたシフ
トレジスタエ乃至ｎ、シフトレジスタｎ０ に直列に
接続するシフトレジスタを選択する選択回路Ｓａ （
例えば、切替スイッチで構成される）、シフトレジスタ
Ｑｏ の任意のビットの遅延量を選択する選択回路Ｓ
ｂ によって構成されている。尚、ここでは、シフト
レジスタ１乃至ｎ。
如く、信号入力端子ＩＮに対して直列に接続されたシフ
トレジスタエ乃至ｎ、シフトレジスタｎ０ に直列に
接続するシフトレジスタを選択する選択回路Ｓａ （
例えば、切替スイッチで構成される）、シフトレジスタ
Ｑｏ の任意のビットの遅延量を選択する選択回路Ｓ
ｂ によって構成されている。尚、ここでは、シフト
レジスタ１乃至ｎ。
ｎｏ が、それぞれ８ビツトの遅延量を有するものと
し、シフトレジスタｎｏ に接続されたａ乃至ｉはそ
れぞれ、１ビツトステツプの遅延量をとり出すための端
子であり、また、選択回路Ｓａ 内のｓＩ乃至Ｓ＾は
、８ビツトステツプの遅延量をとり出すための端子であ
る。
し、シフトレジスタｎｏ に接続されたａ乃至ｉはそ
れぞれ、１ビツトステツプの遅延量をとり出すための端
子であり、また、選択回路Ｓａ 内のｓＩ乃至Ｓ＾は
、８ビツトステツプの遅延量をとり出すための端子であ
る。
今、信号入力端子ＩＮに信号が入力したとすると、該信
号は、クロック入力端子ＣＬＫに入力するクロックにし
たがって、順次、シフトレジスタ１乃至ｎでシフトされ
ていく。そして、今、選択回路Ｓａ 内において、端子
Ｓｏｔ と端子ｓ３ が接続されていたとすると、該信
号は、上記信号入力端子ＩＮから入力した信号に対して
、シフトレジスタ１．２において与えられる遅延量、す
なわち、１６ビツト遅延した信号として、端子Ｓａ＋に
出力される。
号は、クロック入力端子ＣＬＫに入力するクロックにし
たがって、順次、シフトレジスタ１乃至ｎでシフトされ
ていく。そして、今、選択回路Ｓａ 内において、端子
Ｓｏｔ と端子ｓ３ が接続されていたとすると、該信
号は、上記信号入力端子ＩＮから入力した信号に対して
、シフトレジスタ１．２において与えられる遅延量、す
なわち、１６ビツト遅延した信号として、端子Ｓａ＋に
出力される。
さらに、かかる端子３ａ＋に現われる信号は、シフトレ
ジスタｎｏ において、クロック入力端子ＣＬＫから
入力するクロックにしたがって、順次シフトされる。そ
して、この時、選択回路Ｓｂ 内において、端子Ｓ６Ｚ
と端子ｄが接続されていたとすると、端子Ｓ、Ｉ に現
われる信号は、端子Ｓｅｔに信号が現われた時点に対し
て、３ビツト遅延していることになる。
ジスタｎｏ において、クロック入力端子ＣＬＫから
入力するクロックにしたがって、順次シフトされる。そ
して、この時、選択回路Ｓｂ 内において、端子Ｓ６Ｚ
と端子ｄが接続されていたとすると、端子Ｓ、Ｉ に現
われる信号は、端子Ｓｅｔに信号が現われた時点に対し
て、３ビツト遅延していることになる。
したがって、第２図に示す本発明の遅延量可変形シフト
レジスタの選択回路Ｓａ 、 Ｓ１＋ を上記の如
く設定した場合、信号出力端子ＯＵＴに現われる信号は
、信号入力端子ＩＮに信号が入力した時点に対して、（
１６＋３）ビット、すなわち、１９ビツトの遅延した信
号となる。
レジスタの選択回路Ｓａ 、 Ｓ１＋ を上記の如
く設定した場合、信号出力端子ＯＵＴに現われる信号は
、信号入力端子ＩＮに信号が入力した時点に対して、（
１６＋３）ビット、すなわち、１９ビツトの遅延した信
号となる。
すなわち、第２図に示す本発明の遅延量可変形シフトレ
ジスタは、選択回路Ｓａ にて、８ビツトステツプで遅
延量を選択し、さらに、選択回路Ｓ←にて、１ビツトス
テツプで遅延量を選択して、選択回路Ｓａ で選択され
た遅延量と、選択回路Ｓ）で゛選択された遅延量との合
計で、回路全体の遅延量を決定するものである。
ジスタは、選択回路Ｓａ にて、８ビツトステツプで遅
延量を選択し、さらに、選択回路Ｓ←にて、１ビツトス
テツプで遅延量を選択して、選択回路Ｓａ で選択され
た遅延量と、選択回路Ｓ）で゛選択された遅延量との合
計で、回路全体の遅延量を決定するものである。
次に、本発明の遅延量可変形シフトレジスタの他の実施
例を第３図を用いて説明する。
例を第３図を用いて説明する。
第３図は、本発明の遅延量可変形シフトレジスタの他の
実施例構成図である。第３図に示す本発明の遅延量可変
形シフトレジスタは、第２図に示す構成の選択回路Ｓａ
、 Ｓｂ をそれぞれセレクタ５ＥＬｔ 、５Ｅ
Ｌ２ に置きかえたものである。
実施例構成図である。第３図に示す本発明の遅延量可変
形シフトレジスタは、第２図に示す構成の選択回路Ｓａ
、 Ｓｂ をそれぞれセレクタ５ＥＬｔ 、５Ｅ
Ｌ２ に置きかえたものである。
このようにすることにより、セレクタＳＥＬ、。
Ｓ Ｅ Ｌ２ を入力端子Ａ、Ｂから入力する切替信号
によって、自動切替えを簡易に行わせることができる。
によって、自動切替えを簡易に行わせることができる。
（ｆｌ 発明の効果
以上、詳細に説明した如く、本発明の遅延量可変形シフ
トレジスタによれば、選択回路内に設ける端子を従来の
遅延量可変形シフトレジスタの如く、最大シフト量だけ
、必要とすることはないので回路構成を小形化できると
いう効果を得ることができる。
トレジスタによれば、選択回路内に設ける端子を従来の
遅延量可変形シフトレジスタの如く、最大シフト量だけ
、必要とすることはないので回路構成を小形化できると
いう効果を得ることができる。
第１図は従来の遅延量可変形シフトレジスタの一実施例
構成図、第２図並びに第３図は、本発明の遅延量可変形
シフトレジスタの実施例構成図である。 図中、■乃至ｎ、ｎｏ はシフトレジスタ、Ｓ・５ｃ
Ｌ−８ｂ は選択回路、ＳＥＬ／ 及びＳ Ｅ Ｌ２
はセレクタ、ＩＮは信号入力端子、ＣＬＫはクロック
入力端子、ＯＵＴは信号出力端子である。 ５４５− Ｃ−〜 （
構成図、第２図並びに第３図は、本発明の遅延量可変形
シフトレジスタの実施例構成図である。 図中、■乃至ｎ、ｎｏ はシフトレジスタ、Ｓ・５ｃ
Ｌ−８ｂ は選択回路、ＳＥＬ／ 及びＳ Ｅ Ｌ２
はセレクタ、ＩＮは信号入力端子、ＣＬＫはクロック
入力端子、ＯＵＴは信号出力端子である。 ５４５− Ｃ−〜 （
Claims (1)
- 信号入力端子に対して、直列に接続され、所定ビットの
遅延量を有する（ｎ−１）個のシフトレジスタ、該信号
入力端子・１段目のシフトレジスタ間及びシフトレジス
タ間より端子を取り出して、該端子を選択し、該選択し
た端子とｎ番目のシフトレジスタを直列に接続する第１
の選択手段、該ｎ番目のシフトレジスタの該所定ビット
の遅延量の範囲内で任意のビットの遅延量を選択して、
信号出力端子に取り出す第２の選択手段を有することを
特徴とする遅延量可変形シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103871A JPS59229793A (ja) | 1983-06-10 | 1983-06-10 | 遅延量可変形シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103871A JPS59229793A (ja) | 1983-06-10 | 1983-06-10 | 遅延量可変形シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229793A true JPS59229793A (ja) | 1984-12-24 |
| JPS6248319B2 JPS6248319B2 (ja) | 1987-10-13 |
Family
ID=14365495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58103871A Granted JPS59229793A (ja) | 1983-06-10 | 1983-06-10 | 遅延量可変形シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229793A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251395A (ja) * | 1987-12-28 | 1989-10-06 | Matsushita Electric Ind Co Ltd | シフトレジスタおよびシフトレジスタシステム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT201600131338A1 (it) | 2016-12-27 | 2018-06-27 | Bosch Gmbh Robert | Gruppo di pompaggio per alimentare combustibile, preferibilmente gasolio, ad un motore a combustione interna |
-
1983
- 1983-06-10 JP JP58103871A patent/JPS59229793A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251395A (ja) * | 1987-12-28 | 1989-10-06 | Matsushita Electric Ind Co Ltd | シフトレジスタおよびシフトレジスタシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248319B2 (ja) | 1987-10-13 |
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