JPS6130769B2 - - Google Patents
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- JPS6130769B2 JPS6130769B2 JP54000785A JP78579A JPS6130769B2 JP S6130769 B2 JPS6130769 B2 JP S6130769B2 JP 54000785 A JP54000785 A JP 54000785A JP 78579 A JP78579 A JP 78579A JP S6130769 B2 JPS6130769 B2 JP S6130769B2
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- channel
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
- H03H15/02—Transversal filters using analogue shift registers
- H03H15/023—Transversal filters using analogue shift registers with parallel-input configuration
Description
【発明の詳細な説明】
この発明はトランスバーサル・フイルタ、更に
具体的に云えば万能トランスバーサル・フイルタ
に関する。 トランスバーサル・フイルタ又は有限インパル
ス応答（FIR）フイルタは、有限の持続時間を持
つ任意のインパルス応答を持つ様に設計して、広
範囲の直線フイルタを実現することが出来る装置
である。従来のトランスバーサル・フイルタは遅
延線の長さに沿つた多数の箇所にタツプを設けて
構成される。タツプはいずれも別々の利得設定又
は選択回路を介して加算回路に接続される。各々
の利得設定回路の利得を正しく選択することによ
り、所望の有限インパルス応答が得られる。この
様なトランスバーサル・フイルタは、例えば高
域、低域フイルタとして有用であるが、フイルタ
が持つ関数を変更するには、利得設定回路を変え
る必要があり、その為、新しい関数を実現しよう
とすると、その度にフイタの設計を変える必要が
あるという欠点がある。トランスバーサル・フイ
ルタをモノリツク・チツプに取付ける場合、起り
得る相異なる関数の各々に対して、別々のチツプ
を在庫として用意することが必要であるというこ
とになる。この様に在庫が大きくなることは実用
的ではない。 従つて、この発明では、１個のモノリツク・チ
ツプ上に形成することが出来ると共に、完成した
フイルタの特定の個別化に無関係に、１個の部品
として保管することが出来る万能トランスバーサ
ル・フイルタを提供する。このトランスバーサ
ル・フイルタは多数のチヤネルを持ち、その全て
の出力を加算して、トランスバーサル・フイルタ
の所望の伝達関数が得られる様にする。各チヤネ
ルがアナログ・シフト・レジスタ及び信号分割器
を持つている。シフト・レジスタは長さが等しく
なく、この為同時にチヤネルに送込まれた信号
が、チヤネルの出力から相異なる時刻に出て来
る。信号分割器が各チヤネルを通る信号に複数個
の通路を作る。任意のチヤネルの利得は、チヤネ
ルの利得は、チヤネルの出力信号を発生する為に
チヤネルの出力を加算する際、チヤネルの通路な
どの様に加算するかによつて決定される。 後で判るが、チツプのメタライゼーシヨン・パ
ターンを変えることにより、又は加算接続を変え
る電気的に制御される回路により、利得を選択す
ることが出来る。いずれの場合も、メタライゼー
シヨン・パターンにより、又は電気的な制御入力
によつて、チツプが実際に個別化されるまで、チ
ツプは関数に関係なく同一である。 従つて、この発明の目的は、新規なトランスバ
ーサル・フイルタを提供することである。 この発明の別の目的は、多数の関数を実現する
様に容易に変えることが出来るトランスバーサ
ル・フイルタを提供することである。 この発明の他の目的は、簡単で、小型で、低廉
で変更が容易なトランスバーサル・フイルタを提
供することである。 第１図について説明すると、入力信号１０がｎ
個の遅延チヤネル１２に並列に供給される。これ
らの遅延チヤネル１２の出力を加算回路１４で加
算し、この加算回路が入力信号１０の或る所望の
関数である出力信号１６を発生する。遅延チヤネ
ル１２は夫々入力標本化段１８、１つ又は更に多
くのアナログ・シフト・レジスタ遅延段２０、方
向転換及び分割回路２２及び利得決定機構２６を
持つている。 第２図に示す様に、各々のシフト・レジスタ遅
延段２０は電荷転送装置回路であり、これは２つ
の電界効果トランジスタ２８，３０で構成され、
それらのドレイン及びゲートの間にコンデンサ３
２，３４が接続されている。第１図に示す例で
は、第１のチヤネルはこういう遅延段２０を１つ
持ち、第２のチヤネルはこういう遅延段を２つ持
ち、ｎ番目のチヤネルはｎ個のシフト・レジスタ
遅延設２０を有する。データは、これらのシフ
ト・レジスタに沿つて、コンデンサ３２，３４の
電荷として左から右に伝送される。クロツク位相
パルスφ１及びφ２を用いて、情報が伝送され
る。これらのクロツク・パルスは互いに排他的な
時刻に高である。２つのクロツク位相パルスφ１
及びφ２毎に、１つの段20aのコンデンサ３２の
電荷が次の段２０ｂのコンデンサ３２に伝送され
る。この様なアナログ電荷転送装置はバケツト・
ブリゲード装置と呼ばれ、従来周知である。 第２図に示した方向転換及び分割回路２２の入
力部分が、節３５に入つた全電荷を通路３６及び
３７に沿つて２等分に分割する。通路３６及び３
７が本当に同一であれば、電荷は２等分になるの
で、段２０ｂにあるコンデンサ３４の電荷の半分
がセル２２のコンデンサ４２に転送され、残り半
分がセル２２のコンデンサ４６に転送される。電
界効果トランジスタ３８，３９がチツプ上で互い
に接近して配置されており、それらの特性が出来
るだけ釣合つていて、通路３６，３７を殆んど同
一にする様にしている。 第２図から明らかな様に、方向転換及び分割回
路２２の基本構成及び使用されるクロツク位相パ
ルスはシフト・レジスタ遅延段２０のものと同じ
である。従つて、回路２２のための特別の設計は
不要である。 第３図には、方向転換及び分割回路２２が４つ
の別々の出力通路５１乃至５４を持つことが示さ
れている。チヤネル１２を２つの通路３６，３７
に最初に分割したことにより、チヤネルが持つ電
荷の半分が回路の出力線５１から出て来る。節４
３で２番目の分割が行なわれ、チヤネルの全信号
電荷の１／４が出力線５２に出て来る。点４５で
３番目の分割が行なわれ、この為、この信号分割
点より先で、線５３及び５４はチヤネルを伝送さ
れる電荷の１／８を通す。 各々の線５１乃至５４の出力が利得決定機構２
６に送込まれる。第３図に示す利得決定機構は、
トランスバーサル・フイルタ回路を収容したシリ
コン・チツプを覆う不働態化層の上にあるメタラ
イゼーシヨン・パターンで構成される。このメタ
ライゼーシヨン・パターンにより、全てのチヤネ
ルの各々の線５１乃至５４が正又は負の母線５６
又は５７に接続される。これらの母線が差動加算
回路１４の入力となる。 任意の所定のチヤネルの利得は、線５１乃至５
４と母線５６，５７との間の接続部５５のパター
ンによつて決定される。選択的な線５１乃至５３
全部が接続部５５によつて負の母線５６に接続さ
れた場合、回路の利得は−１であり、線５１乃至
５３が接続部５５によつて接続されると、＋３／
４の正の利得になる。接続部５５がとり得る全て
の組合せにより、８種類の異なる利得が得られ、
−１から＋３／４まで、相等しい８つの増分に分
れて変化する。 任意のチヤネルで３つの接続部５５を変えるこ
とが出来ることを別として、全てのトランスバー
サル・フイルタのチツプは同一である。この為、
チツプは接続部を選択する所まで製造しておき、
特定の伝達関数が決定されるまでストツクとして
保管し、この関数が決定された時、接続部の実際
のパターンを決めることが出来る。その時、普通
の食刻による選択的な金属パターンを形成するこ
とにより、接続部を構成することが出来る。この
代りに、チツプを最初に製造する時に、チツプ内
に金属パターンのとり得る全ての接続を設けてお
き、所望の関数を実現する様にチツプを個別化す
る時に不要のものを取去つてもよい。 個別化が可能なメタライゼーシヨン・パターン
は、トランスバーサル・フイルタの関数を変更す
る１つの方式にすぎない。第４図に示す様に、３
ビツトによつて電気的に変更し得る関数を持つト
ランスバーサル・フイルタを作ることが出来る。
この場合、通路５１乃至５４は電界効果トランジ
スタ装置６１乃至６７によつて正の母線５６又は
負の母線５７に選択的に接続することが出来る。
３対の装置で、各対のゲートは、フリツプフロツ
プ６０の出力によつて、一方の装置が導電する
時、他方の装置が非導電になる様に制御される。
各々のフリツプフロツプ６０はシフト・レジスタ
の１段であり、この為、デイジタル・データをシ
フト・レジスタに直列に入れると、各々の弾通路
と正又は負の母線との間の接続部が選択される。
下の表は、シフト・レジスタの段６０にある情報
によつてチヤネルの利得がどの様に変わるかを示
している。 【表】
具体的に云えば万能トランスバーサル・フイルタ
に関する。 トランスバーサル・フイルタ又は有限インパル
ス応答（FIR）フイルタは、有限の持続時間を持
つ任意のインパルス応答を持つ様に設計して、広
範囲の直線フイルタを実現することが出来る装置
である。従来のトランスバーサル・フイルタは遅
延線の長さに沿つた多数の箇所にタツプを設けて
構成される。タツプはいずれも別々の利得設定又
は選択回路を介して加算回路に接続される。各々
の利得設定回路の利得を正しく選択することによ
り、所望の有限インパルス応答が得られる。この
様なトランスバーサル・フイルタは、例えば高
域、低域フイルタとして有用であるが、フイルタ
が持つ関数を変更するには、利得設定回路を変え
る必要があり、その為、新しい関数を実現しよう
とすると、その度にフイタの設計を変える必要が
あるという欠点がある。トランスバーサル・フイ
ルタをモノリツク・チツプに取付ける場合、起り
得る相異なる関数の各々に対して、別々のチツプ
を在庫として用意することが必要であるというこ
とになる。この様に在庫が大きくなることは実用
的ではない。 従つて、この発明では、１個のモノリツク・チ
ツプ上に形成することが出来ると共に、完成した
フイルタの特定の個別化に無関係に、１個の部品
として保管することが出来る万能トランスバーサ
ル・フイルタを提供する。このトランスバーサ
ル・フイルタは多数のチヤネルを持ち、その全て
の出力を加算して、トランスバーサル・フイルタ
の所望の伝達関数が得られる様にする。各チヤネ
ルがアナログ・シフト・レジスタ及び信号分割器
を持つている。シフト・レジスタは長さが等しく
なく、この為同時にチヤネルに送込まれた信号
が、チヤネルの出力から相異なる時刻に出て来
る。信号分割器が各チヤネルを通る信号に複数個
の通路を作る。任意のチヤネルの利得は、チヤネ
ルの利得は、チヤネルの出力信号を発生する為に
チヤネルの出力を加算する際、チヤネルの通路な
どの様に加算するかによつて決定される。 後で判るが、チツプのメタライゼーシヨン・パ
ターンを変えることにより、又は加算接続を変え
る電気的に制御される回路により、利得を選択す
ることが出来る。いずれの場合も、メタライゼー
シヨン・パターンにより、又は電気的な制御入力
によつて、チツプが実際に個別化されるまで、チ
ツプは関数に関係なく同一である。 従つて、この発明の目的は、新規なトランスバ
ーサル・フイルタを提供することである。 この発明の別の目的は、多数の関数を実現する
様に容易に変えることが出来るトランスバーサ
ル・フイルタを提供することである。 この発明の他の目的は、簡単で、小型で、低廉
で変更が容易なトランスバーサル・フイルタを提
供することである。 第１図について説明すると、入力信号１０がｎ
個の遅延チヤネル１２に並列に供給される。これ
らの遅延チヤネル１２の出力を加算回路１４で加
算し、この加算回路が入力信号１０の或る所望の
関数である出力信号１６を発生する。遅延チヤネ
ル１２は夫々入力標本化段１８、１つ又は更に多
くのアナログ・シフト・レジスタ遅延段２０、方
向転換及び分割回路２２及び利得決定機構２６を
持つている。 第２図に示す様に、各々のシフト・レジスタ遅
延段２０は電荷転送装置回路であり、これは２つ
の電界効果トランジスタ２８，３０で構成され、
それらのドレイン及びゲートの間にコンデンサ３
２，３４が接続されている。第１図に示す例で
は、第１のチヤネルはこういう遅延段２０を１つ
持ち、第２のチヤネルはこういう遅延段を２つ持
ち、ｎ番目のチヤネルはｎ個のシフト・レジスタ
遅延設２０を有する。データは、これらのシフ
ト・レジスタに沿つて、コンデンサ３２，３４の
電荷として左から右に伝送される。クロツク位相
パルスφ１及びφ２を用いて、情報が伝送され
る。これらのクロツク・パルスは互いに排他的な
時刻に高である。２つのクロツク位相パルスφ１
及びφ２毎に、１つの段20aのコンデンサ３２の
電荷が次の段２０ｂのコンデンサ３２に伝送され
る。この様なアナログ電荷転送装置はバケツト・
ブリゲード装置と呼ばれ、従来周知である。 第２図に示した方向転換及び分割回路２２の入
力部分が、節３５に入つた全電荷を通路３６及び
３７に沿つて２等分に分割する。通路３６及び３
７が本当に同一であれば、電荷は２等分になるの
で、段２０ｂにあるコンデンサ３４の電荷の半分
がセル２２のコンデンサ４２に転送され、残り半
分がセル２２のコンデンサ４６に転送される。電
界効果トランジスタ３８，３９がチツプ上で互い
に接近して配置されており、それらの特性が出来
るだけ釣合つていて、通路３６，３７を殆んど同
一にする様にしている。 第２図から明らかな様に、方向転換及び分割回
路２２の基本構成及び使用されるクロツク位相パ
ルスはシフト・レジスタ遅延段２０のものと同じ
である。従つて、回路２２のための特別の設計は
不要である。 第３図には、方向転換及び分割回路２２が４つ
の別々の出力通路５１乃至５４を持つことが示さ
れている。チヤネル１２を２つの通路３６，３７
に最初に分割したことにより、チヤネルが持つ電
荷の半分が回路の出力線５１から出て来る。節４
３で２番目の分割が行なわれ、チヤネルの全信号
電荷の１／４が出力線５２に出て来る。点４５で
３番目の分割が行なわれ、この為、この信号分割
点より先で、線５３及び５４はチヤネルを伝送さ
れる電荷の１／８を通す。 各々の線５１乃至５４の出力が利得決定機構２
６に送込まれる。第３図に示す利得決定機構は、
トランスバーサル・フイルタ回路を収容したシリ
コン・チツプを覆う不働態化層の上にあるメタラ
イゼーシヨン・パターンで構成される。このメタ
ライゼーシヨン・パターンにより、全てのチヤネ
ルの各々の線５１乃至５４が正又は負の母線５６
又は５７に接続される。これらの母線が差動加算
回路１４の入力となる。 任意の所定のチヤネルの利得は、線５１乃至５
４と母線５６，５７との間の接続部５５のパター
ンによつて決定される。選択的な線５１乃至５３
全部が接続部５５によつて負の母線５６に接続さ
れた場合、回路の利得は−１であり、線５１乃至
５３が接続部５５によつて接続されると、＋３／
４の正の利得になる。接続部５５がとり得る全て
の組合せにより、８種類の異なる利得が得られ、
−１から＋３／４まで、相等しい８つの増分に分
れて変化する。 任意のチヤネルで３つの接続部５５を変えるこ
とが出来ることを別として、全てのトランスバー
サル・フイルタのチツプは同一である。この為、
チツプは接続部を選択する所まで製造しておき、
特定の伝達関数が決定されるまでストツクとして
保管し、この関数が決定された時、接続部の実際
のパターンを決めることが出来る。その時、普通
の食刻による選択的な金属パターンを形成するこ
とにより、接続部を構成することが出来る。この
代りに、チツプを最初に製造する時に、チツプ内
に金属パターンのとり得る全ての接続を設けてお
き、所望の関数を実現する様にチツプを個別化す
る時に不要のものを取去つてもよい。 個別化が可能なメタライゼーシヨン・パターン
は、トランスバーサル・フイルタの関数を変更す
る１つの方式にすぎない。第４図に示す様に、３
ビツトによつて電気的に変更し得る関数を持つト
ランスバーサル・フイルタを作ることが出来る。
この場合、通路５１乃至５４は電界効果トランジ
スタ装置６１乃至６７によつて正の母線５６又は
負の母線５７に選択的に接続することが出来る。
３対の装置で、各対のゲートは、フリツプフロツ
プ６０の出力によつて、一方の装置が導電する
時、他方の装置が非導電になる様に制御される。
各々のフリツプフロツプ６０はシフト・レジスタ
の１段であり、この為、デイジタル・データをシ
フト・レジスタに直列に入れると、各々の弾通路
と正又は負の母線との間の接続部が選択される。
下の表は、シフト・レジスタの段６０にある情報
によつてチヤネルの利得がどの様に変わるかを示
している。 【表】
第１図はこの発明を実施したトランスバーサ
ル・フイルタのブロツク図、第２図は方向転換及
び分割信号分割回路のバケツト・ブリゲード形の
実施例を示す回路図、第３図は第１図に示した３
ビツト方向転換及び分割信号分割回路の詳細を示
す回路図、第４図は電気的に変更し得る万能トラ
ンスバーサル・フイルタのブロツク図である。 １２……チヤネル、１４……加算回路、１８…
…入力標本化段、２０……アナログ・シフト・レ
ジスタ遅延段、２２……方向転換及び分割回路、
２６……利得決定機構。
ル・フイルタのブロツク図、第２図は方向転換及
び分割信号分割回路のバケツト・ブリゲード形の
実施例を示す回路図、第３図は第１図に示した３
ビツト方向転換及び分割信号分割回路の詳細を示
す回路図、第４図は電気的に変更し得る万能トラ
ンスバーサル・フイルタのブロツク図である。 １２……チヤネル、１４……加算回路、１８…
…入力標本化段、２０……アナログ・シフト・レ
ジスタ遅延段、２２……方向転換及び分割回路、
２６……利得決定機構。
Claims (1)
- 【特許請求の範囲】 １ 複数個のチヤネル１２と、 全ての前記チヤネルに並列に入力信号を供給す
る手段１０と、 全ての前記チヤネルの出力を加算することによ
つて前記入力信号の所望の或る関数である出力信
号を発生する加算手段１４とで構成され、 前記チヤネルの各々が、 前記入力信号をそれぞれ異なる量だけ遅延させ
るアナログ・シフト・レジスタ遅延手段２０と、 前記アナログ・シフト・レジスタ遅延手段と同
様の遅延手段から成り、前記アナログ・シフト・
レジスタ遅延手段によつて遅延された入力信号に
対応する電荷を順次に２分割していつて複数の出
力線５１〜５４から別々に出力する信号分割手段
２２と、 前記複数の出力線５１〜５４をどの様に前記加
算手段に接続するかを決定する利得決定手段２６
と、 を有するトランスバーサル・フイルタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/869,069 US4161706A (en) | 1978-01-12 | 1978-01-12 | Universal transversal filter chip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54101638A JPS54101638A (en) | 1979-08-10 |
| JPS6130769B2 true JPS6130769B2 (ja) | 1986-07-16 |
Family
ID=25352867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP78579A Granted JPS54101638A (en) | 1978-01-12 | 1979-01-10 | Transversal filter |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4161706A (ja) |
| JP (1) | JPS54101638A (ja) |
| DE (1) | DE2855789A1 (ja) |
| FR (1) | FR2414830A1 (ja) |
| GB (1) | GB2012510B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4340874A (en) * | 1979-05-31 | 1982-07-20 | Q-Dot, Inc. | Transient data recorder systems |
| DE2939513A1 (de) * | 1979-09-28 | 1981-04-30 | Siemens AG, 1000 Berlin und 8000 München | Ctd-transversalfilter mit mehreren parallelgeschalteten eingangsstufen und verfahren zu seinem betrieb |
| JPS57141119A (en) * | 1981-02-25 | 1982-09-01 | Nec Corp | Noncyclic filter |
| DE3144456A1 (de) * | 1981-11-09 | 1983-05-19 | Siemens AG, 1000 Berlin und 8000 München | Transversalfilter zur umformung digitaler signale |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4107550A (en) * | 1977-01-19 | 1978-08-15 | International Business Machines Corporation | Bucket brigade circuits |
| US3292110A (en) * | 1964-09-16 | 1966-12-13 | Bell Telephone Labor Inc | Transversal equalizer for digital transmission systems wherein polarity of time-spaced portions of output signal controls corresponding multiplier setting |
| GB1143758A (ja) * | 1965-11-16 | |||
| US3885167A (en) * | 1973-08-08 | 1975-05-20 | Bell Telephone Labor Inc | Apparatus and method for connecting between series and parallel data streams |
| US4100513A (en) * | 1975-09-18 | 1978-07-11 | Reticon Corporation | Semiconductor filtering apparatus |
| US4039978A (en) * | 1976-04-12 | 1977-08-02 | International Business Machines Corporation | Logic controlled charge transfer device transversal filter employing simple weighting |
| FR2427009A1 (fr) * | 1978-05-26 | 1979-12-21 | Thomson Csf | Dispositif differentiel utilisant le transfert de charges electriques dans un semi-conducteur, et filtre et ligne a retard comportant un tel dispositif |
-
1978
- 1978-01-12 US US05/869,069 patent/US4161706A/en not_active Expired - Lifetime
- 1978-12-20 FR FR7836583A patent/FR2414830A1/fr active Granted
- 1978-12-20 GB GB7849275A patent/GB2012510B/en not_active Expired
- 1978-12-22 DE DE19782855789 patent/DE2855789A1/de not_active Withdrawn
-
1979
- 1979-01-10 JP JP78579A patent/JPS54101638A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| GB2012510B (en) | 1982-03-10 |
| US4161706A (en) | 1979-07-17 |
| FR2414830A1 (fr) | 1979-08-10 |
| DE2855789A1 (de) | 1979-07-19 |
| FR2414830B1 (ja) | 1983-07-08 |
| GB2012510A (en) | 1979-07-25 |
| JPS54101638A (en) | 1979-08-10 |
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|---|---|---|
| US4769612A (en) | Integrated switched-capacitor filter with improved frequency characteristics | |
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