KR850005933A - 디지탈 비데오 휘도신호처리용 회로 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 디지탈 파킹회로를 포함하는 디지탈 수상기부의 블록선도.
제3도는 제1도의 전달응답곡선에 필적하는 필터회로의 논리 개략선도.
제4도는 제3도 및 제6도의 회로에서 사용될 수 있는 가변크기조절 회로의 블록선도.
Claims (13)
- 디지탈 비데오 휘도신호원을 구비하는 디지탈 비데오 휘도신호를 처리하는 처리용 회로에 있어서, 상기원에 결합된 입력포트(30)와 출력포트를 갖는 제 1FIR 필터(31,51)를 구비하며, 상기 제1FIR 필터는 여현전달함수를 나타내고, 상기 제1FIR필터의 출력포트에 결합된 입력포트와 출력포트를 갖는 제2FIR필터(32, 33, 34, 35, 38, 41, 42)를 구비하며, 상기 제2필터는 일반적으로 저역통과 주파수 응답을 나타내고, 상기 제1FIR필터의 출력포트에 결합된 입력포트와 출력포트를 갖고 이득제어신호(50)에 응답하는 가변크기조절회로(47)를 포함하는 제3FIR필터는 휘도신호의 비교적 저주파수 스펙트럼보다 적게 휘도신호의 비교적 고주파수 스펙트럼을 감쇄시키는 주파수 응답을 나타내고 , 상기 조합 필터된 샘플(49)은 처리된 디지탈 비데오 휘도신호와 상응하는 것을 특징으로 하는 디지탈 비데오 휘도신호 처리용 회로.
- 제1항의 회로에 있어서, 상기 제1FIR필터(31,51)는 전달함수 f1=1+Z-1을 나타내며 여기서 Z는 종래의 Z변환을 의미하고, 상기 제2FIR필터 (32,33,34, 35,38,41, 42)는 전달함수 f2=1/4(Z-1+2Z-2+Z-3)를 나타내고, 상기 제3FIR필터 (33,35,36,37, 39,40,43,44,45,46,47)는 전달함수 f3=K(-2+3Z-1-2Z-2+3Z-3-2Z-4)를 나타내며 여기서 K는 상수인 것을 특징으로 하는 디지탈 비데오 휘도신호처리용 회로.
- 제2항의 회로에 있어서, 상기 제1FIR필터(31,51)는 상기 원(30)에 결합된 입력포트 및 출력포트를 갖는 지연소자(31)와 상기 지연소자의 입력 및 출력포트에 각각 결합된 제1 및 제2입력포트를 갖는 가산기 회로(51)로 구성되며, 상기 가산기회로는 상기 제1FIR필터의 출력포트와 상응하는 것을 특징으로 하는 디지탈 비데오 휘도신호처리용 회로.
- 제2항의 회로에 있어서, 제2FIR필터(32,33,34,35,38,41,42)는 각 출력포트를 갖는 종속접속으로 연결된 제1 및 제2 지연소자(33,35)와 제1 지연소자로부터 신호샘플을 가중시키는 제1 가중수단(34)과, 제1지연소자의 입력포트와 제2지연소자 및 상기 제1 가중수단의 출력포트에 결합되어 이용 가능한 신호샘플을 조합하는 수단(32,38)과, 신호샘플을 조합하는 수단에 결합되어 조합된 신호샘플을 가중시키는 제2가중수단(41)과, 제2가중수단에 결합된 입력포트와 상기 제2FIR필터의 출력포트와 상응하는 출력포트를 갖는 제3지연소자(42)로 구성되는 것을 특징으로 하는 디지탈 비데오 휘도신호처리용 회로.
- 제2항의 장치에 있어서, 제3FIR필터는 각 출력포트를 갖는 종속접속으로 연결된 제1 및 제2 지연소자(33,35)와, 상기 제1 지연소자는 상기 제1FIR필터의 출력포트에 결합된 입력포트를 갖으며, 제1지연소자의 입력포트와 제2지연소자의 출력포트에 각각 결합되어 인가된 신호샘플을 가중시키는 제1 및 제2가중회로(38,39)와, 제1 및 제2가중회로와 제1 지연소자의 출력포트에 감산회로(44,46)와, 출력포트 미 신호샘플을 조합하는 상기 수단에 결합된 입력포트를 갖는 제3지연소자(43)와, 상기 제3지연소자의 입력 및 출력포트를 상기 제1감산회로의 피감수 및 감수 입력포트에 결합하는 수단과, 상기 가변 크기조절회로는 제2감산회로에 결화ㅂ된 입력포트(50)와 상기 제3디지탈 처리용회로의 출력포트와 상응하는 출력포트를 갖는 배율기회로(47)로 구성되는 것을 특징으로 하는 디지탈 비데오 휘도신호처리용 회로.
- 제5항의 회로에 있어서, 배율기회로(47)는 상기 배율기의 입력포트(80)에 결합된 각 데이타 입력포트와 제어입력단자(C1-C4)를 갖는 다수의 게이트 가중회로를 구비하고, 상기 각 게이트 가중회로는 각 출력포트에서 각 제어단자에 인가된 제1 논리상태에 대해서 상기 입력포트에 인가된 신호샘플 또는 각 제어단자에 인가된 제2논리상태에 대해서 0값 샘플의 가중모사를 제공하고, 상기 각 게이트 가중회로는 연속적으로 값을 감소시켜 입력샘플을 가중하도록 배열되고, 상기 배율기 회로에 인가된 샘플의 조절된 모사를 발생하도록 상기 모든 게이트 가중회로에서 나온 출력샘플을 조합하는 수단(68,69,70)을 구비하는 것을 특징으로 하는 디지탈 비데오 휘도신호처리용 회로.
- 제6항의 회로에 있어서, 상기 각 다수의 게이트 가중회로는 n+1입력 AND게이트(64 내지 67)를 구비하며, 상기 입력의 n은 신호샘플입력이고 n+1번째 입력은 각 제어단자(C1-C4)에 결합되며, 샘플 비트위치의 가중치를 변경하는 비트이동수단(60 내지 63)을 구비하며, 상기 비트이동수단은 AND게이트의 n신호 샘플입력과 배율기 입력포트(80) 사이에 결합되는 것을 특징으로 하는 디지탈 비데오 휘도신호처리용 회로.
- 제1항의 회로에 있어서, 상기 제3FIR필터(33,35,3,37,39,40,43,44,45,46,47)에 결합된 상기 조합수단(48)은 임계값 입력포트를 갖는 코팅회로(82)와, 상기 코팅회로는 상기 제3FIR필터와 상기 조합수단 사이에 연결된 신호경로를 갖고, 상기 제3FIR필터의 출력포트에 결합된 입력포트를 가져 디지탈 임계값을 발생하여 이들값의 상기 코팅회로의 임계값 입력포트에 인가하는 다지탈 제어수단(81)과, 상기 제1FIR필터의 출력포트에 결합된 입력포트와 상기 디지탈제어수단에 결합된 출력포트를 갖는 제4FIR필터(78,79,80)를 구비하고 있으며, 상기 제4FIR필터는 저역통과 주파수 응답을 나타내는 것을 특징으로 하는 디지탈 비데오 휘도신호처리용 회로.
- 제8항의 회로에 있어서, 제4FIR필터의 전달함수(f4)는 다음의 방정식 f4=W(1+Z-2)2로 주어지며 여기서 W는 크기조절율인 것을 특징으로 하는 디지탈 비데오 휘도신호 처리용 회로.
- 제8항의 회로에 있어서, 상기 디지탈 제어수단(81)은 상기 임계값입력포트에 결합된 데이타 출력포트와, 어드레스 입력포트를 갖는 메모리 수단을 구비하고, 상기 메모리수단은 인가된 어드레스 신호에 상응하는 임계값을 제공하도록 프로그램되며, 상기 제4FIR필터의 출력포트는 상기 어드레스입력포트에 결합되는 것을 특징으로 하는 디지탈 비데오휘도신호처리용 회로.
- 제8항의 회로에 있어서, 상기 코팅회로(82)는 상기 제3FIR필터(33,35,3,37,39,40,43,44,45,46,47)에 결합된 입력포트와, 신호샘플을 조합하는 상기 수단(48)에 결합된 출력포트를 갖으며, 사기 코팅회로는 상기 제3FIR필터에서 나온 신호샘플과 상기 임계신호를 비교하는 비교수단(130)을 포함하고, 상기 코팅회로(122 내지 128)는 제1비교 결과에 응답하여 출력샘플로서 상기 신호샘플을 발생하고 제2비교결과에 응답하여 출력신호로서 소정의 디지탈 신호를 발생하는 것을 특징으로 하는 디지탈 비데오휘도신호처리용 회로.
- 상기 휘도신호를 인가하는 입력포트(30)를 구비하는 디지탈 비데오 휘도신호를 처리하는 처리용회로에 있어서, 제1(A), 제2(A'), 제3(B) 입력포트와 제1 및 제2출력포트를 갖는 스위치 수단(83)을 구비하여 제1 및 제2입력포트에 제1 및 제2출력포트를 선택적으로 연결하거나 교체로 동시에 제1 및 제2 출력포트를 제3 입력포트에 연결하고, 상기 입력포트와 상기 스위치 수단의 제1 입력포트 사이에 결합되고 전달함수 W(1+3Z-1+3Z-2+Z3) 여기서 W는 크기조절율을 나타내는 수단(31,51, 75,76,77,86,87,41)과, 상기 입력포트와 상기 스위치수단의 제2입력포트 사이에 결합되고 전달함수 2+3Z-1+3Z-2+2Z-3를 나타내는 수단(31,51,75,76,84,85)과, 상기 입력포트와 상기 스위치수단의 제3입력포트 사이에 결합되고 전달함수 Z-1(1+Z-1)를 나타내는 수단(31,51,75)과 , 제1 및 제2 입력포트와 상기 신호조합수단의 제1입력포트에 결합하는 전달함수 Z-1를 나타내는 수단(42)과, 상기 스위치수단의 제2출력포트를 상기 신호조합수단의 제2입력포트에 결합하고 전달함수 K(-1+2Z-1-Z-2)에서 K는 크기조절율을 나타내는 회로를 포함하는 수단 (43,44,45, 46,47,82)을 구비하는 것을 특징으로 하는 디지탈 비데오 휘도신호처리용회로.
- 제12항에 따른 처리용 회로에 있어서, 스위치수단을 상기 신호 조합수다느이 제1입력포트에 결합하는 수단은 상기 입력포트에 결합된 코팅제어회로(31,51 ,75,77,79,80)에 응답하여 전달함수 D(1+Z-1)(1+Z-2)-2는 크기조절율을 나타내는 적합한 코팅회로(81,82)를 포함하는 것을 특징으로 하는 디지탈 비데오 휘도신호처리용 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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