KR920009607B1 - 디지탈 비디오 루미넌스 신호 처리 회로 - Google Patents

디지탈 비디오 루미넌스 신호 처리 회로 Download PDF

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Abstract

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Description

디지탈 비디오 루미넌스 신호 처리 회로
제1도는 재생된 영상을 주관적으로 강조하는 텔레비젼 수상기에 있어서의 비디오 신호의 루미넌스 성분에 대한 피크된 진폭대 주파수 응답 곡선도.
제2도는 디지탈 피킹 회로를 포함하는 디지탈 텔레비젼 수상기의 일부를 도시한 블럭선도.
제3도 및 제6도는 제1도의 전달 응답 곡선에 개략적으로 근사시키기 위한 FIR필터 회로의 논리적인 개략선도.
제4도는 제3도 및 제6도의 회로에서 사용될 수 있는 가변 스케일링 회로의 블럭선도.
제5도는 제3도의 구성에 의해 도시되는 상대적인 진푹대 주파수 전달 함수를 가변 스케일링 회로의 계수 K가 1과 같은 경우, 1보다 작은 경우, 1보다 큰 경우에 대해서 도시한 도면.
제7도는 간략화된 코링 회로의 개략선도.
* 도면의 주요부분에 대한 부호의 설명
47 : 가변 이득 배율기 82 : 코링 회로
130 : 비교기
본 발명은 비디오 신호의 루미넌스 성분을 처리하는 장치에 관한 것으로 특히 예를들어 디지탈 텔레비젼 수상기에서의 루미넌스 성분의 소망의 진폭대 주파수 응답 특성을 설정하는 장치에 관한 것이다. 영상의 예도(sharpness) 및 세부 해상도를 개선하기 위해서는, 루미넌스 채널의 고주파수 응답성을 증가시켜 루미넌스 채널의 과도 응답성을 개선하는 것이 바람직하다.
비디오 신호의 진폭 변화의 급경사(steepness)를 크게 함으로써 비디오 신호 처리 장치의 응답성을 주관적으로 개선할 수 있으며, 또한 변화 직전에 프리슈트(preshoot)를, 변화 직후에 오버슈트(overshoot)를 발생하여 상기 응답성을 개선할 수 있다. 주파수 함수로서 바람직한 진폭 또는 위상 특성(또는 둘 모두)은, 지연선 또는 동일한 장치에 따르는 단자(통상 탭으로 참조됨)에서 발생되는 지연된 신호를 소정 형태로 합성하는 장치에 의해 위상 비직선성 또는 위상 왜곡을 도입하지 않고 형성할 수 있는 것이 알려져 있다. 때때로 ＂트래버설(traversal)이퀄라이져＂ 또는 ＂트래버설 피터＂로 명명되는 이러한 장치에 대해서는, 미합중국 특허 제2,263,376호(A.D Blumlein 씨 및 그외 발명자)에서 기술되어 있다.
선택된 주파수의 강조와 같은 소정의 신호 전달 특성을 제공하기 위해 합성 신호를 처리하는 텔레비젼 또는 동일한 장치에서는, 비디오 신호의 루미넌스 신호 성분의 고주파부분을 제어(예를들어, 상대적으로 강조 또는 피크)하는데 쉽게 적용할수 있는 피킹(peaking)회로를 루미넌스 채널중에 포함하는 것이 바람직하다. 에를 들어, 수신된 텔레비젼 신호의 질에 의해서 루미넌스 신호의 비교적 높은 주파수부분의 진폭을 제어 가능하게 강조하는 것이 바람직하다.
제1도는, 루미넌스 신호에 제공될 때 주관적으로 매우 바람직하게 개선된 재생 영상을 발생시키는 전달함수를 도시한 것이다. 본 발명은 디지탈 비디오 신호 처리 장치의 루미넌스 채널에서 이 전달 함수에 일반적으로 근사하는 장치에 관한 것이다. 디지탈 텔레비젼 수상기의 분야에서는, 이러한 장치는 비용 절감 수상기를 생산하기 위하여 최소한의 부품수로 실현되어야만 한다.
비교적 간단한 디지탈 처리 기능을 수행하는데도 상당수의 장치가 필요하게 된다. 예를들어, 두개의 8비트짜리 신호를 합산하기 위해서는, 트랜지스터 200개 이상이 필요하다. 다루기 쉽고 비용면에서 유리한 소수의 장치를 사용하여 디지탈 하드웨어에서의 텔레비젼 장치의 필요한 처리 기능을 실현하기 위해서는, 각 기능 성분은 바람직한 응답 특성에 비례한 가장 간단한 구성으로 설계되어져야 한다. 이러한 제약을 고려하여, 다음에 후술하는, 접합한 실예예에서는 단지 하나의 배율 회로만을 필요로 하는 피킹 회로가 개발되었다.
본 발명에 따른 장치는, 제1여현(cosine) 유한 임펄스 응답(FIR)필터를 병렬 접속된 제2FIR필터 및 제3FIR필터와 접속 접속하여 이루어진 FIR필터에 의해 실현된 디지탈 루미넌스 처리 회로를 구비하고 있다. 제2FIR필터는 지역 통과 필터 응답성을 나타낸다. 제3FIR필터는 고주파부분을 저주파부분보다 적게 감쇄시키는 응답성을 나타낸다. 제3FIR필터는 가변스케일렁(scaling)회로를 포함하고, 이 회로의 출력 포트는 합성수단의 한 입력 포트에 접속되어 있다. 제2FIR필터의 출력 포트는 합성 수단의 제2입력 포트에 접속되어 있으며, 이 출력 포트는 처리 회로의 출력 포트이다.
본 발명에 따른 장티는 디지탈 비디오 처리기의 피킹 호로로서 사용될 수 있다. 피킹 회로의 고주파 응답성을 가변스케일링 회로에 제공되는 스케일 계수를 변화시켜 조정된다. 모든 필터 웨이팅(weighting) 소자는, 필요로 하는 필터의 하드웨어를 최소로 하기 위하여 각 샘플을 비트 시프트(bit shift)함에 의해 실현되어 진다.
이하 본 발명은 첨부된 도면을 참조하여 더욱 상세히 설명할 것이다.
도면에서, 가는 선은 아나로그 또는 단일 비트 디지탈(예를들어 클럭) 신호의 신호 경로를 나타낸다. 굵은 선은 다수비트 디지탈 신호(예를들어 펄스 코트 변조된 2진 신호)의 신호 경로를 나타낸다.
텔레비젼 수상기에서 루미넌스 피킹 회로는 표시된 영상에서 수직선의 변화를 주관적으로 증가하기 위해 사용된다. 비교적 가파른 변화를 나타내는 신호는 일반적으로 고주파 신호 성분을 포함하고 있다. 이 변화는, 저주파 성분에 대한 루미넌스 신호의 고주파 성분의 진폭 응답성 을 증가시킴에 의해 선택적으로 증가될 수 있다. 그러나, 루미넌스 신호의 고주파수의 피킹에 의해 이들 고주파 성분에 링깅(ringing)이 도입되지 않도록 주의할 필요가 있다. 따라서, 전체의 피킹 응답성은, 스펙트럼의 고역단에서 점차적으로 롤오프(rolloff)하고, 음성 신호 성분의 범위에서의 주파수의 감쇄가 확실하게 크게 되도록 접합되어야만 한다. 또한, 피킹 응답성은 직선적인 위상 특성을 갖는 것이 가장 바람직하다. 종래에는 제1도에서 도시된 일반적인 주파수 응답 곡선은, 직선적인 위상 성분을 갖고 발생될 때 바람직한 피킹 특성을 나타내는 것으로 알려져 왔다.
제2도는 루미넌스 피킹 회로를 포함하는 주 신호 처리 회로를 표시하는 디지탈 텔레비젼 수상기의 일부의 블럭선도이다. 제2도에서, 방송 텔레비젼 신호는, 안테나(10)에서 수신되어 종래의 튜너 및 중간 주파수(IF)회로(12)에 인가된다. 회로(12)로부터 나온 기저대 아나로그 합성 비디오 신호는, 아나로그-디지탈 변환기(ADC)(14)의 입력에 인가되고, ADC(14)는 예를들어 색부반송파 주파수의 4배의 주파수로 신호를 샘플하여 아나로그 신호의 디지탈화된 신호를 발생한다. ADC(14)는 클럭 발생기(16)에 의해 공급되는 샘플링 신호에 의해 제어되며, 이 클럭 발생기(16)는 합성 신호의 디지탈화된 색 버스트 기준 성분에 응답하는 위상 고정 트프 회로일 수 있다. ADC(14)에서 나온 출력 샘플은 코움 필터(18)에 인가되어지며, 이 필터(18)는 합성 비디오 신호의 루미넌스 성분 및 크로미넌스 성분을 선택적으로 추출한다. 크로미넌스 성분은 크로미넌스 처리 회로(20)에 인가되며, 이 회로(20)는 이득제어 기능, 필터 회로 및 혼색 신호 복조 회로를 포함할 수 있으며, 여기서 크로미넌스 신호는 칼라 매트릭스 회로(26)에 인가되도록 적합한 상태로 조건부여 되어진다.
코움 필터(18)에서 나온 루미넌스 성분은 휘도 제어기능 및 수직 세부 증가 기능 등등을 포함하는 루미넌스 처리회로(22)에 인가되어진다. 처리 회로(22)에서 조건 부여된 루미넌스 신호는 루미넌스 피킹 회로(24)에 인가되고, 이 회로(24)는 루미넌스 신호는 칼라 매트릭스(26)에 인가되며, 여기서 이 신호는 처리된 크로미넌스 신호와 적절히 합성되어 표시관을 구동하는 R, G, B색 신호가 발생된다.
도는 지연단, 가산기, 하나의 가변 이득 배율기(47)로 이루어진 피킹 회로를 도시한 것이다. 가변 이득 배율기(47)는 인가된 신호를 일정 계수로 배율(스케일)하는 형태의 것이다. 가변 이득 배율기(47)는, 이 제어 입력 단자(50)에 공급되는 제어 신호에 의해 이 스케일 계수 K가 전기적으로 변화하여 피킹 기능을 공급된 루미넌스 신호의 상태에 적합하도록 할 수 있는 형태의 것이 바람직하다. 이상적으로 스케일 계수 K는 적합 범위를 넓게 하기 위해 직선적으로 변화되어야 한다.
도에서 루미넌스 샘플은 입력 포트(30)에 인가되고, 피크된 샘플은 가산기(48)의 출력 포트(49)에서 얻어진다.
루미넌스 샘플은 가산기(51)에 직렬로 접속된 지연 소자(31)의 입력 포트에 인가되어진다. 루미넌스 샘플은 또한 가산기(51)의 제2입력 포트에도 인가된다. 지연 소자(31)와 가산기(51)는 제1FIR필터를 형성하고 있다. 입력 포트(30)에 인가되는 입력 샘플에 대하여 가산기(51)의 출력에서 나타나는 전달 함수는 여현 응답성을 갖고 있다. ＂Z＂변화 표기법에서는, 전달 함수는 다음의 방정식
S51/SIN=1+Z-1(1)
로 표현되며, 여기서 S51 및 SIN은 가산기(51)의 출력 포트에 있어서의 신호 샘플과, 입력 포트(30)에서의 신호 샘플의 값이다.
가산기(51)에서 나온 출력 샘플은 회로 소자(32,33,34,35,38,41,42)를 포함하는 제2필터와, 회로 소자(33. 35, 36, 37, 39, 40, 43, 44, 45, 46, 47)을 포함하는 터에 인가된다. 회로 소자(33,35,42,43,45)는 신호 샘플을 1샘플 주기만큼 신호 샘플을 지연시키는 지연 소자이고, 샘플율로 동기하여 클럭되는 예를들면 랫치(latch)이다. 회로 소자(34,36,39)는 2배의 배율기이다. 샘플이 n비트 펄스 코드 변조(PCM)된 2진 코드이라고 가정을 하면, 2배 배율기는 각 샘프의 비트 위치의 유효(significance)를 1비트 위치 좌측으로 변위 또는 시프트시키는 접속 구성으로 할 수 있다. (PCM 코드의 최좌측 비트가 최상위 비트이다). 회로 소자(32,37,38,40)는 2진가산기이며, 소자(44,46)는 예를들어 2의 보수의 신호 포맷에 적합하도록 설계딘 2진 감산기이다. 회로소자(41)는 샘플을 계수 4로 분할하는 스케일링 회로이다. 2진 PCM샘플에 대해서는, 소자(41)는 샘플 비트의 유효를 2비트 위치만큼 우측으로 변위하는 접속 구성일 수 있다.
문제로 되는 주파수 범위내의 제2필터는 일정 이득 계수를 갖는 일반적으로 저역 통과 응답성을 제공한다. 문제로 되는 주파수 범위내의 터는 가변 이득 계수를 갖는 일반적으로 고주파 또는 대역 통과 응답성을 제공하는데, 즉, 터는 루미넌스 신호의 비교적 낮은 주파 성분을 비교적 높은 주파 성분보다 크게 감쇄시킨다. 제2 및 터에서 나온 출력 신호는 직선적으로 가산되어 피크된 루미넌스 신호를 생성한다. 여기서 제2필터는 저 주파 루미넌스 성분을 분담하고, 터는 고주파수 성분을 분담한다. 터는 가변 이득 계수를 갖으므로, 루미넌스 신호의 고주파 성분의 진폭은, 가장 적합한 합성 응답성을 난타내도록 저주파 성분에 상관하여 스케일될 수 있다.
도에서 제2필터는 도시된 회로의 상측 신호 경로이고 터는 하측 신호 경로이다. 먼저 상측 신호 경로를 살펴보면, 가산기(51)에서 나온 샘플은 가산기(32)의 한 입력 포트와 지연 소자(33)의 입력 포트에 인가된다. 지연소자(33)에서 나온 출력 샘플은 지연 소자(35)의 입력 포트와 2배율 회로(34)에 인가된다. 2배율회로(34)에서 나온 웨이티드된 샘플은 가산기(32)의 제2입력 포트에 인가되고, 가산기(32)의 출력 포트는 가산기(38)의 제1입력 포트에 인가된다. 지연 소자(35)에서 나온 출력 샘플은 가산기(38)의 제2입력 포트에 인가된다. 가산기(38)에서 나온 출력 샘플은 소자(41)에서 4로 분할된다. 소자(41)에서 나온 샘플은 지연 소자(42)에 인가되고, 지연 소자(42)는 합성되고 웨이티드된 샘플을 1샘플 주기만큼 지연시킨다. ＂Z＂변환 표기법에서는, 가산기(51)와 지연 소자(42)의 출력포트 사이의 소자에 의해 제공되는 전달 함수는 다음의 방정식
S42/S51=1/4(1+2Z-2+Z-3)Z-2(2)
로 표현되고, 상기 방방식은 제2필터의 전달 함수에 상당하며, 일반적으로 저역 통과 응답성을 나타낸다. 입력 포트(30)와 지연 소자(42)의 출력 포트 사이의 완성한 전달 함수는 다음의 방정식
S42/SIN=1/4(Z-2+3Z-3+3Z-x+Z-4) (3)
으로 표현된다.
가산기(51)의 출력 포트에서 나온 샘플은 2배의 배율기(36)에 인가되고, 배율기(36)의 출력 포트는 가산기(37)의 제1입력 포트에 결합된다. 지연 소자(33)에서 나온 샘플은 가산기(37)의 제2입력 포트에 결합되고, 가산기(37)의 출력 포트는 가산기(40)의 제1입력 포트에 결합된다. 지연 소자(35)에서 나온 샘플은 소자(39)에서 2배로 배율되어, 그후 가산기(40)의 제2입력 포트에 인가된다. 가산기(51)와 가산기(40)의 출력 포트 사이의 소자에 의해 제공되는 전달 함수는
S40/S51=2+Z-2+2Z-3(4)
로 주어지며, 이것은, 일반적으로 저역 통과 응답성을 나타낸다.
가산기(40)에서 나온 샘플은 지연 소자(43)에 공급되며, 감산 회로(44)에 피감수(minuend)로서 공급된다. 지연 소자(43)에서 나온 출력 샘플은 감산 회로(44)에 감수(subtrahend)로서 공급된다. 가산기(40)와 감산 회로(44)의 출력 포트 사이의 소자에 의해 제공되는 전달 함수는
S44/S40=1-Z-2a (5)
로 주어진다.
감산 회로(44)에서 나온 샘플은 지연 소자(45)의 입력 포트에 공급되며, 감수로서 감산 회로(46)에 인가된다. 지연 소자(45)에서 나온 지연된 출력 샘플은 감산 회로(46)에 피감수로서 공급된다. 감산 회로(44)의 출력과 감산 회로(46)의 출력 포트 사이의 회로 소자에 의해 제공되는 전달 함수는
S46/S44=Z-2-1 (6)
으로 주어진다.
감산 회로(46)에서 나온 출력 샘플은, 샘플을 가변 계수 K로 배율시키는 가변 이득 배율기(47)의 입력 포트에 공급된다. 입력 포트(30)와 가변 이득 배율기(47)의 출력 포트 사이의 합성 전달 함수는
S47/SIN=2K+KZ-2+KZ-3+KZ-4-2KZ-5(7)
로 주어지며 일반적으로 대역 통과 응답성을 나타낸다.
지연 소자(42) 및 가변 이득 배율기(47)에서 나온 샘플은 가산기(48)에서 합성되며, 가산기(48)는 출력 포트(49)에 피킹 회로로부터의 출력 샘플을 공급한다. 피킹 회로의 전달 함수 T(Z)는 담의 방정식
T(Z)=-2K+(K+1/4)Z-2+(K+3/4)Z-3
(K+3/4)Z-3+(K+1/4)Z4-2KZ-5
으로 표현된다.
피킹 회로의 전달 함수는 제5도에서 일반적으로 도시된다. 응답 특성은, DC근방에서 거의 평탄하고, 그리고 나서 상승하고 2.2 내지 2.5MH2사이에서 피크되어 그리고 나서 롤 오프하여 4.05MH2부근에서 0축과 교차한다. 응답 곡선은 약 4.2MH2에서 약 -40dB의 최소값을 나타낸다. 그리고 나서 응답 곡선은 다시 상승되어 5.7MH2에서 피크된다. 이 후자의 피크 경우는 바람직하지 않다. 그러나, 아나로그-디지탈 변환전에 프리 필터링하는 것에 의해서 주파수 스펙트럼의 이부분에서의 모든 신호 성분을 실제로 제거할 수 있다고 가정을 한다.
제5도에서 실선을 K=1에 대한 응답 곡선을 나타낸다. 점선 및 파선의 곡선은, 각각 K＞1, K＜1의 K의 계수에 대한 응답 곡선을 나타낸다. 계수 K=0에 대해서는, 고주파 루미넌스 성분은 DC 응답서에 비해서 상당히 감쇄된다.
계수 K를 적당히 선택함으로써, 루미넌스 신호는 피크되거나 역(de) 피크될 수 있다(제5도에서 도시된 응답 곡선은 NTSC합성 칼라 비디오 신호의 색부반송파 주파수의 4배의 샘플링율로 발생한다고 가정을 한다).
제4도는 제3도의 회로 소자(47)용으로서 수행될 수 있는 가변 배율 회로의 논리 회로 구성도를 도시한 것이다. 이 회로는 2배 및 2의 역수의 합인 계수에 의해 샘플을 웨이팅할 수 있는 프로그래머블 시프트 및 가선형의 웨이팅 회로이다. 도시된 회로에서는 단지 4개의 비트 시프터와 세 가산기만을 포함하여 4비트 제어 신호에 대하여 16단의 직선적 응답성을 표시한다. 도시된 회로는 4비트의 2진 제어 신호 C1, C2, C3, Ct에 대응하는 10진수의 값의 1/8과 동일한 계수 K로 배율한다. 예를들어, 만일 C1, C2, C3, Ct가 10진수의 5와 같은 0101이면, 계수 K는 5/8가 된다.
배율되어질 신호는 입력 포트(8)에 인가된다. 샘플은 비트 시프터(60 내지 63)에 공급되고, 비트 시프터는 공급된 PCM샘플의 비트를, 각각 1,1/2,1/4,1/8에 의한 스케일링에 대응하여 0, 1, 2, 3 유효 비트 위치만큼 우측으로 시프트시킨다. 부호 비트선은 2의 보수용으로 접속되어 있으며, 이것은 비트시프트된 PCM신호중의 공석된 보다 상위에 있는 비트 위치가 부호 비트를 복제하는 것을 필요로 한다. 비트 시프트된 샘플 즉 배율된 샘플은 제어선 C1,C2,C3,Ct에 의해 제어되는 게이팅 회로(64 내지 67)에 공급된다. 제어선의 논리 0에 응답하여, 대응하는 게이팅 회로는 0값의 샘플을 출력시킨다. 제어선의 논리 1에 응답하여, 대응하는 게이팅 회로는 공급되어 배율된 샘플을 통과시킨다. 게이팅 회로(64 내지 67)로부터의 배율된 출력샘플 또는 0값은 가산기(68,69,70)를 포함하는 가산 트리(tree)중에서 가산되어 출력 포트(71)에서 스케일 계수 K로 웨이티드된 입력 샘플을 발생시킨다.
C1, C2, C3, Ct과 같고, 10진수 16의 입력 샘플의 예로 다시 참조해보면, 비트 시프터(60 내지 63)에 의해 게이팅 회로(64 내지 67)에 제공된 10진수는 각각 16,8,4,2이다. 논리 값 ＂0＂의 제어 신호에 응답하는 게이팅 회로(64,66)는 0의 출력값을 발생하고 논리 값 ＂1＂의 제어 신호에 응답하는 게이팅 회로(65,67)는 출력값 8과 2를 발생하고, 가산되어 10진수 10이 된다. 제어 신호의 2진 값 0101은 10진수 5와 같으며, 계수 K는 5/8로 된다. 16의 5/8는 10과 같으며, 이것은 가산기 트리에 의해 출력 단자(71)에 발생하는 출력값이다.
제4도의 회로는, 비트 시프터(60 내지 63)와 병렬로 추가의 비트 시프터와 상응하는 게이팅 회로 및 가산기를 포함하거나 하드 와이어보다는 프로그래머블 비트 시프터를 제조하여 보다 큰 수치의 배율 계수를 발생할 수 있도로 확장될 수 있다.
회로를 실현하는데 사용되는 기술에 의해서, 예를들어 제3도 및 제4도에서와 같이 2개의 가산기가 종속 접속되는 경우에, 회로중의 자연차를 적합시키기 위한 파이프 라아닝 기술을 사용할 필요가 있다. 본 기술에 능숙한 사람에게는 이러한 조건에 따라 이들 회로 설계에 대해서는 충분히 인식되어 있는 바이다.
제6도는 두 전달 함수 사이에서 전환 가능한 피킹 회로를 도시한 것이다. 전달 함수중 하나는 제3도 장치의 전달 함수와 동일하다. 제2전달 함수는 (NTSC샘플링율에 대해서는) 7.2MH2에서 널(null)을 갖는 일반적으로 광대역 응답성을 나타낸다. 제6도의 회로는 적합형의 코링 회로를 포함하고 있으며, 제3도의 소자와 동일한 참조 번호로 도시된 제6도중의 소자는 동일한 동작을 한다.
소자(82,81)는 적합형 코링 회로를 구성하고 있으며, 이것은 큰 신호에 대해서는 1의 전달 함수, 즉 이들은 신호에 영향을 주지 않는다고 가정할 수 있다. 이것이 사실인 것으로 가정을 하면, 스위치(83)의 접점이 단자 AA'에 접속될 때, 입력 포트(30)와 출력 포트(49)간의 전달 함수는 제3도의 전달 함수와 동일하다. 스위치(83)의 좌측의 회로는, 제3도의 대응하는 회로보다도 약간 유효하지만, 동일한 기능을 갖는다고 볼 수 있다.
다음에 단자 B에 접속된 스위치(83)의 두 접점에 대해서 살펴보다. 이 상태에서는, 입력 포트(30)와 출력 포트(49)사이의 전달 함수 FB는 다음의 방정식
FB=KZ-1+(K+1)Z-2+(K+1)Z-3+KZ-4(9)
로 표현된다는 것을 쉽게 알 수 있으며, 일반적으로 약 7.2MH2에서 널을 갖는 여현형 주파수 응답성을 갖고 있다. 회로는 예를들어 텍스트(text) 재료를 표시하기 위한 것과 같은 가능한 최대 수평 세부를 재생하는 것이 바람직할 때는 이러한 모드로 동작한다. 스위치(83)는 수동 스위치이거나 또는 예를들어 그때의 신호 스팩트러 내용에 응답하는 전자식 스위치 수단일 수 있다. 함수 FB는 또한 피크된 함수이다.
피킹 함수는 신호 스팩트럼의 보다 높은 주파수 성분을 강조하고 또한 강조된 성분을 보다 낮은 주파수 성분에 다시 가산함으로써 달성된다. 그러나, 비디오 신호에서는, 보다 높은 주파수 성분은 통상 보다 낮은 주파수 성분에 비해서 상당히 감쇄된다. 이 감쇄는 불충분한 대역폭을 갖고 방송된 비디오 신호에 대해 발생한다. 이때문에, 보다 높은 주파수 성분은 신호대 잡음비(S/N비)가 작게 되고, 특히 아나로그-디지탈 변환 처리에 의한 양자화 잡음에 영향을 받기가 쉽다. 수신된 신호가 미약할 때, 보다 높은 주파수 성분의 신호대 잡음비는 상당히 낮게 되는 경향이 있으며 피킹 회로는, 증가된 잡음을 다시 신호에 가산하게 된다. 이 바람직하지 않은 결과는, 이것을 다른 주파수 성분에 다시 가산하기 전에 증가된 신호를 코팅함으로써 방지될 수 있다.
코링은 신호에서 저레벨의 신호 변화를 제거하여 전체의 신호대 잡음비를 개선하기 위한 신호 처리 동작이다. 일정의 임계 레렐을 초과하지 않는 저레벨 신호 변하를 제거하는 일정 임계치 코링은 일반적으로 텔레비젼 수상기에서는 불충분한데, 이것은 시청자는 밝은 장면(즉 밝은 배경중의 어두운 스포트)보다도 어두운 장면(즉, 어두운 배경중의 밝은 스포트)에서 발생하는 잡음에 대해서 보다 민감하기 때문이다. 따라서, 저 루미넌스 신호 레벨 즉 보다 어두운 장면에 대해서는 비교적 높은 코링 임계치를 제공하고 밝은 장면에 대해서는 비교적 낮은 코링 임계치를 제공하는 것이 바람직하다.
제6도를 다시 참조하면, 소자(82)는 코링 회로이며, 이 회로의 예를들어 제7도에서 도시하고 있다. 소자(81)는 코링 회로(82)에 특정함 임계값을 출력하도록 프로그램된 메모리이다. 가변 이득 배율기(47)에서 나온 루미넌스 신호는 코링회로(82)의 신호 입력포트에 인가되고 여기서 루미넌스 신호는 메모리(81)에서 나온 임계값과 비교된다. 만일 신호값이 임계값보다 더 크다면, 신호는 가산기(48)로 전달된다. 만일 신호값이 임계값보다 작다면, 소정의 값 예를들어 0이 코링회로(82)에 의해 가산기(48)에 공급된다.
임계값 메모리(81)를 어드레스하는 신호는, 일반적으로 영상의 평균적 밝기를 표시하는 저주파 루미넌스 신호이다. 저주파 루미넌스 신호는 가산가(77)의 출력 포트에 결합된 지연 소자(78)와 가산기(79)를 통하여 얻어진다. 신호 입력 포트(30)와 가산기(79)의 출력 포트 사이에 결합된 소자에 의해 제공되는 필터의 전달함수
S79/S30=(1+Z-1)(1+Z2r)2(10)
으로 표시된다. 이 필터 함수는 저역 통과 응답성이고, 약 1.2MH2에서 3dB점을 갖으며, 이것은 약간의 하드웨어의 조화를 부가할 뿐이므로, 본 발명의 설계 범위내에서 얻어질 수 있다.
가산기(79)에서 나온 신호 샘플은, 예를들어 이것을 메모리(81)의 어드레스 입력 포트에 공급하기 전에 6유효의 비트 위치만큼 우측으로 시프트하는 것에 의해 계수 64로 분할된다. 신호는 2가지 이유로 분할된다. 첫번째는, 임계값이 고해상도를 갖을 필요는 없다. 즉 32개의 서로 다른 임계값은 7비트와 부호 비트 루미넌스 신호에 대하여 충분하다. 두번째로, 만일 입력 포트(30)에서의 입력 샘플이 8개 비트 폭이면, 가산기(51,77,79)를 통한 후 이들 샘플은 11비트의 폭으로 증가된다. 저차수 비트는 공칭 코링 임계치에 관해서는 중요하지 않아, 따라서 유효한 제어 정보를 포함하지 않고 있다. 분할은 지연 소자(78) 및 가산기(79)전에 행해지며, 하드웨어 필요성을 또한 감소시킬 수가 있다. 다른 변형예로서, 분할은 지연 소자(78)의 앞부분과 가산기(79)의 뒷부분으로 나누어질 수 있다. 예를들어, 소자(78)의 앞에서 4비트의 우측 시프트를 행하고, 가산기(79)의 다음에서 2비트의 우측 시프트를 행하여도 좋다. 이러한 방법에 의하면, 치수를 10비트장치로부터 6비트 장치로 절약할 수 있으며 하드웨어를 상당히 절약할 수 있다. 이 최종 실시예는, 하드웨어의 절약과 비트 시프트(및 절단)에 의한 분할에 의한 분할에 의해 발생하는 라운드 오프(round-off)에러간의 양호한 절충을 제공한다.
제7도는 제6도의 소자(82)로서 수행을 할 수 있는 한 코링 회로를 도시한 것이다. 이 회로는 가변 이득 배율기(47)로 부터 나온 입력 신호와 메모리(81)로부터 나온 임계값이 공급되는 디지탈 비교기(130)로 구성된다. 만일 가변 이득 배율기(47)에서 나온 샘플의 크기가 임계값을 초과하면, 비교기(130)는 논리적으로 높은 게이팅 신호 GS를 출력하고, 만약 그렇지 않다면, 비교기(130)는 논리적으로 저레벨의 게이트 신호 GS를 출력에 발생한다. 게이팅 신호 GS는 병렬 배열의 AND 게이트(122 내지 128)의 각 제1입력 단자에 공급된다. 가변 이득 배율기(47)에서 나온 신호 샘플의 각 비트는 AND게이트(122 내지 128)의 각 제2입력 단자에 공급된다. 게이팅이 신호 GS가 고레벨일 때, AND게이트(122 내지 128)는 입력 신호를 코링 회로출력 포트(200)로 비변형으로 통괴시킨다. 반대로, 게이팅 신호 GS가 저레벨일 때, AND게이트(122 내지 128)는 출력 포트(200)에 논리 저레벨 값을 공급한다. 비교기(13)는, 입력 신호가 공급된 임게값보다 크거나 부의 임계값보다 적은 때마다 논리 고출력 신호를 발생하고 만약 그렇지 않다면 논리 저 출력 레벨을 발생하도록 구성된 윈도우(window) 비교기일 수 있다는 것에 주목된다.
본 발명에 능숙한 사람에게는 다음의 특허청구범위의 사상 및 범주를 벗어나지 않는한은 여러가지 변형 및 수정도 가능하다는 것을 인식할 수가 있다.

Claims (13)

  1. 디지탈 비디오 루미넌스 신호원을 구비하는 디지탈 비디오 루미넌스 신호를 처리하는 회로에 있어서, 상기 신호원에 결합된 입력 포트(30)와 출력 포트를 가지며 여현 전달 함수를 나타내는 제1FIR필터(31,51)와, 상기 제1FIR필터의 출력 포트에 결합된 업력 포트와 출력 포트를 가지며, 일반적으로 저역 통과 주파수 응답성을 나타내는 제2FIR필터(32,33,34,35,38,41,42)와, 상기 제1FIR필터의 출력 포트에 결합된 입력 포트와 출력 포트를 가지며, 이득 제어 신호(50)에 응답하는 가변 스케일링 회로(47)를 포함하며 루미넌스 신호의 비교적 저주파수 스팩트럼보다도 루미넌스 신호의 비교적 고주파수 스팩트럼을 적게 감쇄시키는 주파수 응답성을 나타내는 제3FIR필터(33,35,36,37,39,40,42,44,45,46,47)와, 상기 제2FIR 필터 및 제3FIR필터의 출력 포트에 결합되어, 이것에 의해 공급되는 필터된 신호 샘플을 합성하는 합성 수단(48)으로 구성되며, 상기 합성되어 필터된 샘플(49)은 처리된 디지탈 비디오 루미넌스 신호에 상당하는 것을 특징으로 하는 디지탈 비디오 루미넌스 신호 처리 회로.
  2. 제1항에 있어서, 상기 제1FIR필터(31,51)는 전달 함수 f1=1+Z-1을 나타내며, 여기서 Z는 종래의 Z변환을 의미하고, 상기 제2FIR필터(32,33,34,35,38,41,42)는 전달 함수 f2=1/4(Z-1+2Z-2+Z-3)를 나타내고, 상기 제3FIR필터(33,35,36,37,39,40,43,44,45,46,47)는 전달 함수 f3=K(-2+3Z-1-2Z-2+3Z-3-2Z-4)를 나타내며, 여기서 K는 상수인 것을 특징으로 하는 디지탈 비디오 루미넌스 신호처리 회로.
  3. 제2항에 있어서, 상기 제1FIR필터(31,51)는 상기 신호원에 결합된 입력포트(30) 및 출력 포트를 갖는 지연 소자(31)와, 상기 지연 소자의 입력 포트 및 출력 포트에 각각 결합된 제1 및 제2입력 포트와, 상기 제1FIR필터의 출력 포트에 상당하는 출력 포트를 갖는 가산기(51)로 구성되는 것을 특징으로 하는 디지탈 비디오 루미넌스 신호 처리 회로.
  4. 제2항에 있어서, 제2FIR필터(32,33,34,35,38,41,42)는, 출력 포트를 각각 갖는 종속 접속된 제1 및 제2지연 소자(33,35)와, 상기 제1지연 소자의 출력 포트에 결합되어 상기 제1지연 소자로부터 나온 신호 샘플을 웨이팅하는 제1웨이팅 수단(34)과, 제1지연 소자의 입력 포트와 제2지연 소자 및 상기 제1웨이팅 수단의 출력 포트에 결합되어 이들로부터 제공된 신호 샘플을 합성하는 수단(32,38)과, 신호 샘플을 합성하는 수단에 결합되어 합성된 신호 샘플을 웨이팅하는 제2웨이팅 수단(41)과, 제2웨이팅 수단에 결합된 입력 포트와, 상기 제2FIR필터의 출력 포트에 상당하는 출력 포트를 갖는 제3지연 소자(42)로 구성되며, 상기 제1지연 소자는 제1FIR필터의 출력 포트에 결합된 입력 포트를 갖는 것을 특징으로 하는 디지탈 비디오 루미넌스 신호 처리 회로.
  5. 제2항에 있어서, 제3FIR필터(33,35,36,37,39,40,43,44,45,46,47)는, 각 출력 포트를 갖는 종속 접속된 제1 제2지연 소자(33,35)와, 제1지연 소자의 입력 포트와 제2지연 소자의 출력 포트에 각각 결합되어 공급된 신호 샘플을 웨이팅하는 제1 및 제2웨이팅 회로(36,39)와, 제1 및 제2웨이팅 회로와 제1지연 소자의 출력 포트에 결합되어 상기 웨이팅 회로 및 상기 제1지연 소자에서 나온 신호 샘플을 합성하는 수단(37,40)과, 제1 제2감산 회로(44,46)와, 출력 포트와, 신호 샘플을 합성하는 상기 수단에 결합된 입력포트를 갖는 제3지연 소자(43)와, 상기 제3지연 소자의 입력 포트 및 출력 포트를 상기 제1감산 회로의 피감수 및 감수 입력 포트에 결합하는 커플링(43A,43B)과, 상기 제1감산 회로에 결합된 입력 포트와, 출력 포트를 갖는 제4지연 소자(45)와, 상기 제4지연 소자의 입력 포트 및 출력 포트를 상기 제2감산 회로의 감수 및 피감수 입력 포트에 결합하는 커플링(45A,45B)과, 제2감산 회로에 결합된 입력 포트(50)와, 상기 제3FIR필터의 출력 포트에 상당하는 출력 포트를 갖는 가변 스케일링 회로(47)로 구성되며 상기 가변스케일링 회로(47)는 가변 이득 배율기인 것을 특징으로 하는 디지탈 비디오 루미넌스 신호 처리 회로.
  6. 제5항에 있어서, 가변 스케일링 회로(47)는, 이 회로의 입력 포트(80)에 결합된 각각의 데이타 입력 포트와, 각각의 제어 입력 단자(C1 내지 C4)를 갖는 다수의 게이트된 웨이팅 회로(60,64; 61,65; 62,66; 63,67)와, 상기 모든 게이트된 웨이팅 회로로부터 나온 출력 샘플들을 합성하여 상기 가변 스케일링 회로에 공급되는 스케일된 복제샘플을 발생하는 수단(68,69,70)을 구비하며, 상기 각 게이트된 웨이팅 회로는 각각의 출력 포트에, 각 제어 입력 단자에 공급된 제1논리 상태의 상기 입력 포트에 공급된 신호의 웨이티드된 복제샘플 또는 각 제어 단자에 공급된 제2논리 상태의 0값 샘플을 공급하며, 상기 각 게이트된 웨이팅 회로는 입력 샘플을 연속적으로 감소하는 값으로 웨이팅하도록 구성되어 있는 것을 특징으로 하는 디지탈 비디오 루미넌스 신호 처리 회로.
  7. 제6항에 있어서, 상기 각 다수의 게이트된 웨이팅 회로는, n+1의 입력 AND게이트(64 내지 67)와, 상기 입력의 n은 신호 샘플 입력이고, n+1번째 입력은 각 제어 단자(c1 내지 c4)에 결합되어 있으며, 샘플비트 위치의 유효를 변경하는 비트 시프트 수단(60 내지 63)을 구비하며, 상기 비트 시프트 수단은 AND게이트 n신호 샘플 입력과 가변 스케일링 회로의 입력 포트(80) 사이에 결합되는 것을 특징으로 하는 디지탈 비디오 루미넌스 신호 처리 회로.
  8. 제1항에 있어서, 상기 합성 수단(48)은, 임계값 입력 포트를 가지며 또한 상기 제3FIR필터와 상기 합성 수단간에 접속된 신호 경로를 갖는 코링 회로(82)와, 상기 제3FIR필터의 출력 포트에 결합된 입력 포트를 포함하며 디지탈 임계값을 발생하고 이들 값을 상기 코링 회로의 임계값 입력 포트에 공급하는 디지탈 제어 수단(81)과, 상기 제1FIR필터(31,51)의 출력 포트에 결합된 입력 포트와, 상기 디지탈 제어 수단(81)에 결합된 출력 포트를 갖고 저역 통과 주파수 응답성을 나타내는 제4FIR필터(78,79,80)를 구비하는 장치에 의해, 상기 제3FIR필터(33,35,36,37,39,40,43,44,45,46,47)에 결합되는 것을 특징으로 하는 디지탈 비디오 루미넌스 신호 처리 회로.
  9. 제8항에 있어서, 제4FIR필터의 전달 함수 f4는 다음의 방정식
    f4=w(1+Z-2)2
    로 주어지며, 여기서 W는 스케일 계수인 것을 특징으로 하는 디지탈 비디오 루미넌스 신호 처리 회로.
  10. 제8항에 있어서, 상기 디지탈 제어 수단(81)은 상기 임계값 입력 포트에 결합된 데이타 출력 포트와, 어드레스 입력 포트를 포함하여 인가된 어드레스 신호에 상응하는 임계값을 제공하도록 프로그램된 메모리 수단이며, 상기 제4FIR필터의 출력 포트는 상기 어드레스 입력 포트에 결합되는 것을 특징으로 하는 디지탈 비디오 루미넌스 신호 처리 회로.
  11. 제8항에 있어서, 상기 코링 회로(82)는 상기 제3FIR필터(33,36,35,37,39,40,43,45,46,47)에 결합된 입력 포트와, 신호 샘플을 합성하는 상기 수단(48)에 결합된 출력 포트를 갖으며, 상기 제3FIR필터에서 나온 신호 샘플과 상기 임계 신호를 비교하는 비교 수단(130)과 제1비교 결과에 응답하여 상기 신호 샘플을 출력 샘플로서 발생하고 제2비교 결과에 응답하여 소정의 디지탈 신호를 출력 신호로서 발생하는 AND게이트(122 내지 128)를 포함하는 것을 특징으로 하는 디지탈 비디오 루미넌스 신호 처리 회로.
  12. 디지탈 비디오 루미넌스 신호를 인가하는 입력 포트(30)를 구비하여 상기 디지탈 비디오 루미넌스 신호를 처리하는 회로에 있어서, 제1(A), 제2(A'), 제3(B)입력 포트와, 제1 및 제2출력 포트를 가지며, 상기 제1 및 제2출력 포트를 상기 제1 제2입력 포트에 각각 선택적으로 접속하거나 교체로 상기 제1 및 제2출력 포트를 상기 제3력 포트에 동시에 접속하는 스위치 수단(83)과, 상기 입력 포트와 상기 스위치 수단의 제1입력 포트 사이에 결합되어 전달 함수 W(1+3Z-1+3Z-2+Z-3), 여기서 W는 스케일 계수, 를 나타내는 수단(31,51,75,76,77,86,87,41)과, 상기 입력 포트와 상기 스위치 수단의 제2입력 포트 사이에 결합되어 전달 함수 2+3Z-1+3Z-2+2Z-3를 나타내는 수단(31,51,75,76,84,85)과, 상기 입력 포트와 상기 스위치 수단의 제3력 포트 사이에 결합되어 전달 함수 Z-1(1+Z-1)를 나타내는 수단(31,51,75)과, 제1 및 제2입력 포트와, 처리된 루미넌스 신호가 얻어지는 출력 포트를 갖는 신호 합성 수단(48)과, 상기 스위치 수단의 제1출력 포트를 상기 신호 합성 수단의 제1입력 포트에 결합하여 전달 함수 Z-1를 나타내는 수단(42)과, 상기 스위치 수단의 제2출력 포트를 상기 신호 합성 수단의 제2입력 포트에 결합하고 전달 함수 K(-1+2Z-1-Z-2), 여기서 K는 스케일 계수, 를 나타내는 회로를 포함하는 수단(43,44,45,46,47,82)를 구비하는 것을 특징으로 하는 디지탈 비디오 루미넌스 신호 처리 회로.
  13. 제12항에 있어서, 스위치 수단을 상기 신호 합성 수단의 제2입력 포트에 결합하는 수단은, 상기 입력 포트에 결합된 코링 제어 회로(31,51,75,76,77,78,79,79,80)에 응답하며, 전달 함수 D(1+Z-1)(1+Z-2)2, 여기서 D는 스케일 계수, 를 나타내는 적합형 코링 회로(81,82)를 또한 포함하는 것을 특징으로 하는 디지탈 비디오 루미넌스 신호 처리 회로.
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