KR890001812B1

KR890001812B1 - 칼라 텔레비젼 수상기용 복조기 및 필터장치

Info

Publication number: KR890001812B1
Application number: KR8203920A
Authority: KR
Inventors: 가튼 루이스 2세 헨리
Original assignee: 글렌 에이취.브르스틀; 알 씨 에이 라이센싱 코포레이숀
Priority date: 1981-08-31
Filing date: 1982-08-31
Publication date: 1989-05-23
Also published as: FR2512304A1; JPS6345154B2; PT75430A; IT8223051A0; ZA826358B; ES515210A0; ATA326382A; SE8204845L; DE3232357C2; DE3232357A1; DD208902A5; FI822942L; GB2106743B; AU557297B2; PT75430B; BE894232A; KR840001422A; ES8306303A1; NZ201757A; US4415918A

Abstract

내용 없음.

Description

칼라 텔레비젼 수상기용 복조기 및 필터장치

제1도는 본 발명의 원리에 따라 구성된 디지탈 기본대역 신호 처리기를 포함한 텔레비젼 수상기의 일부를 도시한 블럭선도.

제2도는 본 발명의 원리에 따라 구성되고 제1도의 텔레비젼 수상기에 사용하기에 적당한 샘플링 신호발생기를 도시한 개략적인 블럭선도.

제3도는 제2도의 샘플링 신호 발생기에 사용하기 적당한 I 및 Q클럭 논리회로를 도시한 개략적인 블럭선도.

제4도는 본 발명의 원리에 따라 구성된 디지탈 칼라신호 복조기 및 필터를 도시한 블럭선도.

제5도는 칼라 복조기 위상을 도시한 도면.

제6도는 제2도 내지 제4도의 장치의 동작을 설명하기 위해 도시한 파형도.

제7도는 제4도의 Q 필터의 가중함수 및 가산기 래더(ladder)회로를 도시한 블럭선도.

제8도는 제4도의 I 필터의 가중함수 및 가산기 래더회로를 도시한 블럭선도.

제9도는 제4도의 신호 평균화 회로를 상세하게 도시한 블럭선도.

제10도는 제4도의 Q필터의 진폭 대 주파수 응답을 도시한 그래프도.

제11도는 제4도의 I 필터의 진폭 대 주파수 응답을 도시한 그래프도.

* 도면의 주요부분에 대한 부호의 설명

16 : 비디오 검출기 20 : 샘플러

22 : 샘플링 신호 발생기 24 : 신호 분리기

40 : I-Q복조기 42 : 제1디지탈 유한 임펄스

응답 필터

44 : 제2디지탈-유한 임펄스 응답 필터 50 및 52 : 저역통과필터

230 : 지연소자 240 : 위상 폐쇄 루우프

250 : 제어논리회로 252 및 254 : AND게이트

420 : I레지스터 422 : 제1가중함수회로

424 : 제1합산회로 426 : 제1신호 평균화회로

440 : Q레지스터 442 : 제2가중함수회로

444 : 제2합산회로 446 : 제2신호 평균화회로

본 발명은 검출된 비디오신호가 디지탈회로에 의해 처리되는 텔레비젼 수상기에 관한 것으로, 특히 복조된 칼라 신호들을 필터링하는 디지탈 칼라신호 복조기에 관한것이다.

대역폭, 속도 및 복잡성과 같은 요인들에 관련된 이유때문에, 종래에는 텔레비젼 신호 처리회로가 아날로그 형태로 구성되었다. 그러나, 최근에 아날로그-디지탈 변환기로 속도와 대규모 직접회로 기술이 개발되어, 실현할 수 있는 디지탈 기술을 사용하는 텔레비젼 회로를 제공하였다. 대역폭 연구로 인해, 텔레비젼 중간 주파수 회로는 아직까지 아날로그 형태로 구성되나, 기본대역 비디오신호 처리 장치는 디지탈 기술을 사용하기가 쉽다.

디지탈 기본대역 수상기에서, 검출된 비디오 신호는 비디오 신호 대역의 나이퀴스트(Nyquist) 샘플링 비율보다 크거나 같은 비율로 비디오신호를 변환된다(예를들어, 4.2MHz의 NTSC 비디오 신호는 최소한 8.4MHz의 주파수에서 샘플되어야 한다). 나이퀴스트 샘플링 비율이나 그 이상으로 아날로그 신호를 샘플링하면 샘플링처리로 인한 정보의 손실을 방지하게 된다. 이때 디지탈 비디오 신호는 신호 분리기와 같은 디지탈 필터링에 의해 휘도 및 색도 성분으로 분리된다. 그다음 휘도 및 색도 성분은 각각의 디지탈 신호 통로에서 처리되어, 다시 아날로그 형태로 변환되며, 수신기내의 키네스코프용의 적색(R), 녹색(G) 및 청색(B)을 만들도록 매트릭스내에서 재결합된다.

합성 비디오 신호의 색도 성분은 변조된 구적 진폭, 변조 억압 부반송파 신호를 포함한다. 2개의 칼라 표시신호(예를들어, NTSC 비디오 신호내 I 및 Q)는 부반송파의 구적위상을 진폭 변조시킨다(부반송파는 NTSC 비디오 신호내에 3.58MHz의 주파수를 갖고 있다). 또한 위상 기준은 합성 비이오 신호로 송신되고 선정된 위상을 가진 부반송파의 버스트(burst) 성분[예를들어, NTSC 비디오 신호내의 -(B-Y)]이다. 그러므로, 색도 성분으로부터 R, G 및 B 정보를 유도하기 위해서는 성분이 복조되고 필터되어야 한다.

색도 채널에서, 디지탈 칼라신호는 일반적으로 증폭되고 대역통과 필터되고 복조되기전에 피이크 된다. 이때, 칼라신호는 I 및 Q칼라 혼합신호나 R-Y 및 B-Y 칼라 혼합(색차)신호는 만들도록 칼라 부반송파 신호의 선택된 위상각에서 복조된다. 그다음, 복조된 칼라 혼합신호는 이 신호로부터 고주파수 잡음을 제거시키도록 필터된다. I 및 Q신호의 경우에, I신호는 1.5MHz의 대역폭을 가지며, Q신호는 0.5MHz의 대역폭을 가진다. 색차신호는 0.5MHz의 대역폭을 갖고 있다. 이때, 색차신호 G-Y차신호를 발생시키도록 결합될 수 있고, 그다음 모든 3개의 차신호는 아닐로그 형태로 변환되고, 샘플링 주파수 성분을 제거시키도록 필터되며, R, G 및 B신호를 발생시키도록 휘도신호(Y)와 매트릭시 될 수도 있다. 필터된 I 및 Q신호의 경우에, 이들 신호는 아날로그 형태로 변환되고, 샘플링 주파수 성분을 제거시키도록 필터되며, R, G 및 B 신호를 발생시키도록 Y 신호와 매트릭스될 수 있다.

본 발명의 원리에 따르면, 디지탈 정보-유지 신호를 복조하고 필터링하기 위한 장치가 제공된다. 이 장치는 복조되고 필터될 정보-유지 디지탈 신호원과 정보-유지신호와 선정된 위상관계를 가진 기준 신호원을 포함하고 있는 시스템내에 있다. 이 장치는 기준신호와 선정된 위상관계로 클럭신호를 발생시키기 위해 기준신호에 응답하는 장치를 포함한다. 이 장치는 출력에서복조되고 필터된 정보신호를 발생시키고 입력이 디지탈 신호의 클럭신호에 응답하는 디지탈 필터도 포함된다.

본 발명의 한 실시예에서는, 텔레비젼 수상기내의 칼라 혼합신호를 복조하고 필터하는 디지탈 유한 임펄스응답(FIR) 필터장치가 제공된다. 이러한 필터는 입력 택가중장치나 출력 탭가중장치로 구성될 수 있다. 본 발명의 실시예에서는, 제1레지스터가 제1칼라 혼합신호의 샘플을 포함하고 제2레지스터가 제2칼라 혼합신호의 샘플을 포함하도록 분리된 디지탈 색도신호의 샘플이 제1 및 제2레지스터속에 클럭되는 출력 탭가중 FIR이 제공된다. 출력탭들은 다수의 제1 및 제2레지스터와 가중함수 회로 스테이지의 출력들 사이에 접속된다. 각각의 레지스터에 관련된 가중함수 회로는 각각의 칼라 혼합신호에 적당한 저역통과 응답 특성을 출력 스테이지 가산기에서 나타내기 위하여 가중된 신호샘플을 결합하는 각각의 가산기 래더회로에 결합된다. 2개의 디지탈 레지스터는 적당한 시간관계로 필터된 칼라 혼합신호를 만들도록 각 필터의 임펄스 응답 특성에 따라 적당한 시기에 일렬로 배열된다.

샘플들을 레지스터내로 부하시키는 클럭 신호들은 선정된 시간관계로 있다. 본 발명의 다른 관점에 따르면, 클럭신호들은 칼라 버스트신호와 동위상으로 배열된 신호를 만드는 위상 폐쇄 루우프로부터 유도된다. 위상 폐쇄 루우프 신호는 색조 제어회로에 의해 동위상으로 제어가능하게 시프트되고, 그다음 바람직한 공칭 복조각으로 신호를 배열시키도록 주어진 지연만큼 위상 시프트될 것이다. 위상 시프트 신호는 부반송파 신호의 배수로 주파수가 증가되므로, 아날로그-디지탈 변환기용의 샘플링신호를 만들게 된다. 다중 부반송파 주파수 신호는 위상 시프트 신호의 한 주기와 동일한 기간에 다수의 주기를 갖는다. 다중 부반송파 주파수 신호의 주기들은 칼라 부반송파 주파수에서 2개의 칼라 혼합신호 레지스터용의 클럭신호로서 사용되도록 디지탈 필터장치로 나오게 된다.

제1도에서, 텔레비젼 신호는 종래의 방법으로 구성되는 안테나(10)에 의해 수신되며, 동조기(12), 중간 주파수회로(14) 및 비디오 검출기(16)에 의해서 연속적으로 처리된다. 비디오 검출기(16)의 출력에서 검출된 비디오신호는 샘플러(20)의 입력에 인가된다.

샘플러(20)는 칼라 부반송파 주파수의 4배(4fsc)의 비율로 비디오 신호를 샘플하고, 동일 비율로 비디오 신호의 디지탈 샘플을 만든다. 각각의 디지탈 샘플 또는 워드는 예를들어 병렬로 만들어진 8비트로 구성된다. 8-비트 시스템에서, 아날로그 비디오 신호는 256불연속 레벨중 하나로 양자화될 것이다. 샘플러(20)용의 4fsc샘플링 클럭은 비디오 검출기(16)에 의해 제공된 아날로그 비디오 신호의 칼라 버스트 신호와 동위상 및 주파수 동기로 신호를 발생시키는 샘플링 신호 발생기(22)에 의해 발생된다.

샘플러(20)에 의해 발생된 디지탈 비디오 신호는 죤 피.로씨가 "디지탈 텔레비젼 영상 증가"란 명칭으로 쓴 84SMPTE 545-51(1974)에 발표된 것과 같이 구성될 수 있는 신호분리기(24)에 입력에 인가된다. 신호분리기 (24)는 휘도신호 처리기(26)에 인가되는 분리된 휘도신호 Y를 만든다. 휘도신호처리기(26)는 시청자가 제어하는 콘트라스트 제어신호에 응답하고 디지탈-아날로그(D/A)변환기(28)의 입력에 인가되는 처리된 휘도신호를 만든다. 이때 아날로그 형태로, 휘도신호는 샘플링 주파수 성분을 제거시키도록 저역통과필터(30)에 의해 필터되고, 처리된 휘도신호 Y는 매트릭스회로(60)의 한 입력에 인가된다.

또한, 신호분리기(24)는 디지탈 크로마(chroma)증폭기(32)의 입력에 인가되는 분리된 색도신호 C도 만든다. 디지탈 크로마 증폭기(32)는 시청자가 제어하는 칼라 포화 제어신호에 응답하여 색도신호를 증폭시키고, 증폭된 색도신호는 디지탈 크로마 피이커(34)의 입력에 인가된다. 디지탈 크로마 피이커(34)의 입력에 인가된다. 디지탈 크로마 피이커(34)는 중간 주파수 회로(14)의 응답 특성을 보상하도록 이 지점에서 색도신호에 의해 나타난 응답특성을 수정하는 디지탈 필터이다. 중간 주파수 필터는 일반적으로 I.F 통과대역의 저주파수 기울기에 대한 칼라 부반송파 주파수를 배치시키어, 칼라 측대역이 한 옥타브마다 6dB의 롤오프 (roll off)를 나타내게 한다. 디지탈 크로마 피이커(34)는 색도신호가 평탄한 진폭대 주파수 응답을 나타내도록 이 롤 신호를 보상한다. 만약 중간 주파수 회로(14)가 칼라신호의 평탄한 진폭 대 주파수 응답을 제공하도록 설계되면, 디지탈 크로마 피이커(34)는 칼라 부반송파 주파수 주위에 배치된 응답특성을 가진 크로마 대역통과필터로 대체될 수 있다.

그다음, 피이크되고 대역통과된 색도신호는 I-Q복조기(40)의 입력에 인가된다. I-Q복조기는 색도신호를 복조기의 통과대역 I 및 Q 신호 성분으로 복조시킨다. 복조된 I 신호는 I 제1디지탈 유한임펄스 응답(FIR) 필터(42)의 입력에 인가되고, 복조된 Q신호는 제2디지탈 유한 임펄스 응답(FIR) 필터(44)의 입력에 인가된다. I 필터는 0 내지 약 1.5MHz의 통과대역을 갖고 있고, Q 필터는 0 내지 0.5MHz의 통과 대역을 갖고 있다. I 및 Q필터는 상술한 처리회로의 광대역폭 때문에 칼라신호내에 함유된 고주파수 잡음을 제거시킨다.

필터된 I 및 Q신호는 각각 디지탈-아나로그(D/A) 변환기(46 및 48)에 의해 아날로그 신호로 변환되고, 그다음 아날로그 신호는 샘플링 주파수 성분을 제거시키도록 저역통과필터(50 및 52)에 의해 필터된다. 최종적인 I 및 Q 신호는 R, G 및 B 출력 신호를 만들도록 Y신호와 매트릭스되는 매트릭스회로(60)에 인가된다. 매트릭스신호는 예를들어 저항성 신호 합성 매트릭스로 구성될 수 있다.

제1도의 샘플링신호 발생기(22)는 제2도에서 상세하게 도시되어 있다. 비디오 검출기(16)는 검출된 비디오신호를 동기신호 분리기(200)와 크로마 대역 통과필터(202)에 인가시킨다. 색도 주파수의 분리된 동기 펄스와 신호가 크로마 대역통과필터(202)에 의해 제공되어 칼라 버스트 신호와 함께 게이트시키는 게이팅회로(204)의 입력에 인가되며, 게이트된 신호는 위상검출기(212)에 인가된다. 위상 검출기(212)는 전압 제어 발진기(216)가 칼라 버스트 신호와 동위상으로 배열되는 칼라 부반송파 주파수에서 기준신호를 만들도록 필터(214) 및 전압 제어 발진기(216)와 함께위상 폐쇄 루우프에 결합된다.

칼라 기준 신호는 신청자가 제어하는 색조 제어회로(222)의 셋팅에 따라서 기준신호의 위상을 시프트시킬 수 있는 색조 제어회로(220)에 인가된다. 색조 기준신호는 캐패시터(226)과 비교기(228)을 포함하는 스퀘어회로(224)에 인가된다. 캐패시터 a·c는 기준전압레벨(접지)에 대해 신호를 진동시키는 비교기(228)의 한 입력에 기준신호를 결합시킨다. 비교기의 다른 입력은 접지에 결합되기 때문에, 비교되는 기준신호의 구형파 복사물을 만든다.

스퀘어회로(224)의 출력은 지연소자(230)의 입력과 제어 논리회로(250)의 입력에 결합된다. 지연소자(230)는 I 및 Q축을 따라 칼라신호를 복조하기 위해 57°만큼 기준신호의 위상을 시프트시킨다. 그다음, 위상 시프트된 기준신호는 위상 폐쇄 루우프(240)에 속하는 위상검출기(242)의 입력에 인가된다. 위상 폐쇄 루우프(240)는 부수적으로 필터(244), 전압 제어발진기(246) 및 분배기(248)를 포함한다. 그러므로, 전압 제어 발진기(246)는 위상 검출기(242)에 인가된 기준신호의 위상과 동위상으로 배열된 기준신호 주파수의 4배의 주파수(4fsc)로 샘플링 신호를 만들게 된다. NTSC시스템에서, 기준신호는 3.58MHz의 주파수를 갖고 있으므로 샘플링신호 4fsc는 14.32MHz의 주파수를 갖는다. 샘플링신호 4fsc는 제1도에 도시한 바와같은 샘플러(20)에 인가되고, 또한 제2도에 도시한 바와같은 AND게이트(252 및 254)의 입력에도 인가된다. 제어 논리회로(250)의 출력은 I 및 Q 유한 임펄스 응답 필터(42 및 44)에 샘플링 신호 펄스를 게이트시키도록 AND게이트(252 및 254)의 입력에 결합된다.

제어 논리회로(250)와 AND게이트(252 및 254)에 제어 논리회로와의 접속관계가 제3도에 상세하게 도시되어 있다. D형 플립플롭회로(256)는 논리 "1"전압원에 결합된 D(데이타)입력과 스퀘어회로(224)에 의해 만들어진 구형파 3.58MHz기준신호를 수신하도록 결합된 C(클럭) 입력을 갖고 있다. D형 플립플롭회로(256)의 Q 출력은 AND게이트(252)의 입력에 결합된다.

AND게이트(252)의 출력은 제1JK플립플롭(258)의 클럭입력에 결합된다. 제1JK플립플롭회로(258)의 J입력은 논리 "1"전압원에 결합되고, 제1JK플립플롭회로의 K입력은 논리 "0"전압원에 결합된다. 제1JK플립플롭회로(258)의 Q출력은 AND게이트(254)의 입력에 결합되고, 상기 플립플롭회로의

출력은 D형 플립플롭회로(256)의 리셋트(R)입력에 결합된다.

AND게이트(254)의 출력은 제2JK플립플롭회로(259)의 클럭입력에 결합된다. 제2JK플립플롭회로(259)의 J입력은 논리 "1"전압원에 결합되고, 상기 K입력은 논리 "0"전압원에 결합된다. 제2JK플립플롭회로(259)의

출력은 제1 및 제2JK플립플롭회로(258 및 259)의 리셋트(R) 입력에 결합된다.

제2도와 제3도의 클럭발생장치의 동작에 대해서는 제5도의 위상 도면과 제6도의 파형도를 참조하여 설명된다. 위상 폐쇄 루우프(210)는 제6a도에 파형(260)으로 나타낸 바와같이 칼라 버스트 신호를 가진 위상 및 주파수가 기준신호 fsc를 만든다. 제5도는 색차신호(B-Y)와 -(B-Y)가 버스트-폐쇄 기준신호 fsc에 대해서 0°내지 180°로 색도신호를 복조시킴으로써 재생될 수 있는 것을 도시한 것이다. (R-Y) 및 -(R-Y) 색차신호는 기준신호 fsc의 위상에 대해서 +90°와 -90°로 색도신호를 복조시킴으로서 재생될 수 있다. 기준신호 fsc의 위상이 지연소자(230)에 의한 것과 같이 57°만큼 시프트되면, I 및 -I칼라 혼합신호는 상기 위상 시프트 기준신호에 대해서 0°와 180°로 색도신호를 복조시킴으로써 재생될 수 있다. 이와 마찬가지로, Q 및 -Q칼라 혼합신호는 위상 시프트 기준신호에 대해서 +90°와 -90°로 색도신호를 복조시킴으로써 재생될 수 있다. 이들 복조 위상각은 제6a도의 버스트-폐쇄 기준신호 fsc에 표시되어 있다.

본 예를 위해서, 기준신호 fsc가 색조 제어회로(220)에서 위상 시프트되지 않도록 색조제어회로(220)가 셋팅되어 있다고 가정한다. fsc기준신호는 제2도에 ⓓ로 표시한 바와같이 제6도에 도시하는 파형(266)을 만들도록 스퀘어회로(224)에 의해 스퀘어된다. 구형파 기준신호(266)는 제2도에서 ⓔ로 지적되며 제6e도에서 도시한 바와같은 위상 시프트 구형파(268)를 발생시키는 지연소자(230)에 인가된다. 위상 폐쇄 루우프(240)는 제2도에서 ⓒ로 지적되며 제6c도에서 도시한 바와같은 14.32MHz샘플링 신호를 만든다. 기준신호는 지연소자(230)에 의해 I축으로 위상 시프트되었기 때문에, 4fsc샘플링 신호의 펄스는 제6a도의 평(260)을 참조하여 제6c도에 도시한 바와 같은 I, Q, -I 및 -Q신호를 샘플하도록 배열한다. 색차 신호를 복조하는 것이 바람직하면, 지연소자(230)는 4fsc 샘플링신호를 제6b도에 도시한 바와같은 -(B-Y), R-Y, B-Y 및 -(R-Y)신호의 재생을 위해 위상되도록 발생시켜 제2도의 배열에서부터 삭제될 수 있다.

제6d도의 fsc기준신호(266)는 제3도의 D형 플립플롭회로(256)의 C입력에 인가되며, D형 플립플롭회로가 제6f도에 펄스(270)로 도시한 바와같은 파형(266)의 상승 연부가 생길때, "셋트"되게 한다. 파형(264)의 I펄수가 생기면, AND게이트(252)의 2개의 입력은 모두 인에이블되며, AND게이트는 펄스(270)의 사선영역으로 표시한 바와같이 I펄스의 지속기간동안 출력펄스를 만든다. I펄수의 단부에서, I클럭펄스는 종료되어, 제1JK플립플롭회로(258)를 "셋트상태"에 클럭시킨다. 제1JK플립프롭회로(258)가 셋트되면, 제1JK플립플롭회로의 Q출력은 제6g도에 펄스 (272)로 도시한 바와같이 "고"레벨로 된다 동시에, 제1JK플립플롭회로(258)의

출력은 저레벨로 되어, 제6f도에 펄스(270)의 종료로 표시한 바와같이 제1JK플립플롭회로(258)를 리셋팅시킨다. 파형(264)의 Q펄스가 생기면, AND게이트(254)의 2개의 입력은 모두 인에이블되어, AND게이트는 펄스(272)의 사선영역으로 표시한 바와같이 Q펄스의 지속기간 동안 Q클럭펄스를 만든다. 파형(264)의 Q펄스가 종료되며, Q클럭펄스는 저레벨로 되어, 제2JK플립플롭회로(259)를 셋팅시키고 제2JK플립플롭회로와

출력이 제6h도에 펄스(274)로 도시한 바와 같이 저레벨로 되게 한다. 제2JK플립플롭회로(259)의 저-레벨

출력은 제6g도와 제6h도에 펄스(272 및 274)의 종료로 표시한 바와같이 JK플립플롭회로(258 및 259)를 리셋트시킨다. 그러므로, AND게이트 (252 및 254)는 제1도의 장치내의 디지탈 색도신호로 부터 I 및 Q신호를 재생하기 위한 적당한 시간에서나 fsc기준신호의 주파수에서 펄스를 만든다. 클럭 발생장치는 "디지탈 칼라 텔레비젼 신호 수상기용 클럭 발생기"란 명칭의 미합중국 특허원 제298,270호에 상세하게 기술되어 있다.

제1도의 I-Q복조기(40), I 제1디지탈 유한 임펄스 응답 필터(42) 및 Q 제2디지탈 유한 임펄스 응답필터(44)는 제4도, 제7도 및 제8도에 도시한 바와같이 본 발명의 원리에 따라서 구성된다. 제4도를 참조하면, 디지탈 크로마 피이커(34)에 의해 만들어진 8-비트 색도신호는 8-비트 워드를 시프트시킬 수 있는 2개의 시프트 레지스터(420 및 440)에 평행하게 인가된다(나머지 도면에서 넓은 띠 접속부는 디지탈 정보의 다수의 평행선을 나타낸다).

색도신호의 8-비트 워드는 I클럭에 의해 I 레지스터의 제1스테이지 τ₁₁으로 클럭되며, 클럭으로 제1탭레지스터(420)를 통해 워드를 최종 스테이지 τ_1q에 시프시킨다. 새로운 데이타 워드는 제6a도의 칼라 버스트 신호에 대해서는 57°의 위상각으로 발생시켜 제6c도의 매 I펄스동안 제1스테이지 τ₁₁에 부하된다. 그러므로, I데이타 워드는 3.58MHz비율로 레지스터를 통해 클럭된다.

시프트 레지스터 스테이지 τ₁₁내지 τ_1q는 제1 가중 함수회로(422)로 도시한 가중함수 회로용 8-비트 출력워드를 제공하도록 연결된다. 각각의 가중 함수회로는 제4도 각각의 블럭에 도시한 가중계수만큼 탭시프트 레지스터 신호를 증배시킨다. 이때 가중탭신호는 필터된 I신호를 발생시키도록 가중탭 신호를 합성하는 제1합산회로(424)에 인가된다. 그다음, 필터된 I신호는 다음에 기술한 제1신호 평균화 회로는 인가된 신호의 신호대 잡음비를 개량시키고, 신호 평균화 회로의 출력은 아날로그 형태로 I 신호로 재생하는 디지탈-아날로그 변환기(46)의 입력에 결합된다.

유사한 방법으로, Q신호 샘플은 Q클럭에 의해 3.58MHz 비율로 Q레지스터(440)내로 클럭된다. Q레지스터의 스테이지 τ_Q1과 τ_Q2는 탭 스테이지 τ_Q3내지 τ_Q7를 탭시키기전에 지연을 제공시킨다. 스테이지 τ_Q3내지 τ_Q7로부터의 출력신호는 제2가중함수회로(442)로 표시한 가중함수 회로로 인가되고, 이때 가중탭 신호들은 제2합산회로(444)에서 합성된다. 제2합산회로(444)의 출력에서 필터된 Q신호는 제2신호 평균화회로(446)에 인가되는데, 상기 신호 평균화 회로의 출력은 필터된 Q신호를 아날로그 신호로 변환시키도록 디지탈-아날로그 변환기(480)의 입력에 결합된다.

제4도의 디지탈 I 및 Q필터는 I 레지스터(420)내로 I신호 샘플을 시프트시키고, Q레지스터(440)내로 Q신호 샘플을 시프트시키며, I 및 Q클럭에 의한 레지스터(420 및 440)의 클럭킹으로 인해 I 및 Q 복조를 실행한다. 레지스터는 2개 모두 3.58MHz비율로 클럭되기 때문에, 2개의 필터는 복조된 신호의 적당한 페이싱(phasing)을 하기 위해 동일한 그룹지연을 나타내고, 가중함수의 값이 2개의 필터 중심탭에 대칭이기 때문에, 필터는 선형위상 특성을 나타낸다. I 제1디지탈 유한임펄스 응답 필터(42)는 칼라 혼합신호로부터 백색 잡음과 같은 고주파수 잡음을 제거시키도록 I 신호 통과대역의 1.5MHz상부 주파수 이상의 주파수를 감쇠시킨다. 이와 마찬가지로, Q 제2디지탈 유한 임펄스 응답 필터(44)는 Q 신호의 0.5MHz 상부 주파수 이상의 잡음을 제거시킨다. 설명된 실시예에서, I 제1디지탈 유한 임펄스 응답 필터는 9개의 제1가중함수회로(422)를 갖고 있고, Q 제2디지탈 유한 임펄스 응답 필터는 5개의 제2가중 함수회로(442)를 갖고 있다. 도시한 가중함수 회로의 수는 과대한 회로를 필요로 하지 않고서 2개의 계수의 반전 전력을 사용하는 I 및 Q 필터는 바람직한 응답 특성을 제공한다. 그 이상의 가중함수 회로의 수는 불만족한 응답 특성을 제공하고 그 이상의 가중함수 회로의 수는 성능을 크게 개향시키지 못한다.

게다가, 복조된 I 및 Q신호의 적당한 위상관계는 신호들의 임펄스 응답 특성에 따라서 적당한 시기에 유한 임펄스 응답 필터를 배열시킴으로써 유지된다. 2개의 유한 임펄스 응답 필터의 임펄스 응답은 이들의 중심탭, 즉 I 제1디지탈 유한 임펄스 응답필터(42)의 탭 스테이지 τ₁₅와 Q 제2디지탈 유한 임펄스 응답 필터(44)의 탭스테이지 τ_Q5에 대해 중심 위치된다. 적당한 이들탭을 배열하기 위해서, 스테이지 τ_Q1과 τ_Q2는 탭 Q필터 스테이지 τ_Q3내지 τ_Q7의 앞에 결합된다.

디지탈-아날로그 변환기(46 및 48)에 의해 만들어진 아날로그 I 및 Q신호의 동일한 그룹지연은 동일한 응답특성을 갖도록 저역통과 필터(50 및 52)를 구성함으로써 유지된다. 이들 저역통과 필터는 I 및 Q신호로부터 클럭신호 주파수를 제거시키는데 이용되며, 그러므로 3.58MHz I 및 Q클럭신호 주파수의 신호를 감쇠시키게 된다. 부수적으로 클럭 주파수 1.79MHz의 제1부고조파 주파수를 감쇠시키는 것이 바람직하다. 그러므로, 저역통과 필터(50 및 52)는 1.5 내지 1.6MHz부근에서 3dB점을 갖도록 각각 설계된다.

제4도의 Q 제2디지탈 유한 임펄스 응답 필터의 제2가중함수회로(442)와 제2합산회로(444)는 제7도에 상세하게 도시되어 있다. 가중함수 회로와 합산회로는 시프트되며 가산기 트리(tree) 배열로 가산된다. 시프터 레지스터(440)로부터의 8개의 비트선은 2⁷,,, 2⁰, 즉 최상부 비트(MSB)로부터 최하부 비트(LSB)로 표시되어 있다. 제4도 내에 제2가중함수회로(442)의 가중함수값은 모두 2개의 반전 전력의 배수로 된다. 그러므로, 예를들어, 8/64가중이 3개의 위치만큼 우측으로 시프트 레지스터로부터의 8-비트워드를 시프트시킴으로써 만들어질 수 있으므로, 2⁷입력은 2⁴출력 비트 위치에 있게 되고 2⁶입력은 2³출력 비트 위치에 있게 된다. 또한, 시프트 레지스터는 이 시프트를 실행할 필요가 없다. 실제로, 동일한 효과가 가산기(470)의 2⁴비트 입력에 스테이지 τQ3의 출력의 2⁷비트를 인가시키고 가산기의 2³비트 입력에 2⁷비트를 인가시키는 등에 의해서 제7도의 배열에서 이루어진다. 제7도내의 가중함수회로(460)는가산기(470 및 472)의 입력에 스테이지 τ_a4, τ_a6및 τ_a7의 출력을 결합시키는 가중함수회로(461, 462 및 463)와 같이 실행되는 결합을 내포한다.

유사한 방법으로, 가중함수회로(464 및465)는 가산기(474)의 입력에 신호를 결합시킬때 우측으로 2개의 위치만큼 신호를 시프트시킴으로써 16/64으로 스테이지 τ_a4와 τ_a6로부터의 신호를 나눈다. 가중함수회로(466)는 가산기(478)에 신호를 결합시킬때 한 위치만큼 우측으로 신호를 시프트시킴으로써 32/64로 스테이지 τ_a5로부터의 신호를 나눈다.

가산기(470, 472, 474 및 478)는 LSB가 2^-1의 값을 갖도록 계수된 가중워드를 수신한다. 그 이하의 비트는 사용되지 않는다.

제4도에서, 스테이지 τ_a4와 τ_a6로부터의 신호가 24/64만큼 가중되는 것을 알 수 있다. 이 가중은 각각 회로(461, 462, 464 및 465)에 의해서 8/64와 16/64로 스테이지 τ_a4와 τ_a6의 출력을 나눔으로써 이루어진다. 가산기 트리내에 2개의 가중신호들을 가산하면 최종 출력에서 24/64만큼 가중된 신호성분이 만들어진다.

가산기 트리에서, 가산기(470과 472)의 출력은 가산기(476)의 입력에 결합되고, 상기 가산기(476)의 출력은 가산기(480)의 입력에 결합된다. 가산기(474)의 출력은 가산기(478)의 제2입력에 결합되고 상기 가산기(478)의 출력은 가산기(480)의 제2입력에 결합된다. 10비트 Q 신호(2₈,,,,2^-1)는 8비트 데이타 워드를 수신하도록 구성된 제2신호 평균화 회로(466)에 의해 사용된다. Q 제2디지탈 유한 임 펄스 응답 필터는, 제4도와 제7도에 도시한 바와같이 구성될대, 제10도에서 도시한 바와같은 응답특성을 나타낸다. 이 특성은 잡음을 포함하는 약 1.25와 1.6MHz 사이의 제2응답을 나타내는데, 0 내지 0.5MHz의 대역내의 Q 신호에 비해서 최소한 30dB만큼 감쇠된다. 잡음 성분은 제2신호 평균화 회로(466)에 의해서 더 감소될 것이다.

제4도의 I 제1디지탈 유한 임 펄스 응답 필터의 제1가중함수회로(422)와 제1합산회로(424)는 제8도에 상세하게 도시되어 있다. 제7도의 배열에서와 같이, 사용된 가중함수는 모두 신호를 가중하기 위한 시프트 및 가산기술을 사용할 수 있는 2개의 반전 전력의 배수이다. 또한 신호 가중은 LSB가 2^-1의 값을 가진 가산기 트리배열에서 시프트 레지스터(420)로부터 데이타 워드의 선택된 상부 비트를 제1가산기열에 인가시킴으로써 이루어진다.

제8도에서, 스테이지 τ₁₁과 τ₁₂로부터의 데이타 워드는 가중함수 블럭(502 및 504)으로 표시된 바와같이 상기 워드들의 3개의 상부 비트를 가산기(540)의 입력에 인가하여 1/64만큼 가중된다. 스테이지 τ₁₈과 τ₁₉로부터의 데이타 워드는 가중함수 블럭(506 및 508)으로 표시된 바와같이 유사한 가중치를 가산기(541)에 인가되는 것을 나타낸다. 이와 마찬가지로, 스테이지 τ₁₃와 τ₁₇로부터의 데이타 워드는 블럭(518 및 520)으로 표시된 바와같이 1/64만큼 가중되어, 가산기(544)의 입력에 인가된다.

스테이지 τ₁₂와 τ₁₈로부터의 데이타 워드는 상기 워드들의 4개의 상부 비트를 가산기(542)의 입력에 인가시킴으로써 가중된다. 스테이지 τ₁₄와 τ₁₆로부터의 데이타 워드는 2/64만큼 가중되어 가산기(545)의 입력에 인가된다.

스테이지 τ₁₃와 τ₁₇으로부터의 데이타 워드는 상기 스테이지로부터의 워드의 6개의 최상부 비트를 가산기(543)의 입력에 인가하여 8/64만큼 가중된다. 스테이지 τ₁₄와 τ₁₆로부터의 데이타 워드는 상기 스테이지들로부터의 워드들의 7개의 상부 비트를 가산기(546)의 입력에 인가시킴으로써 16/64만큼 가중된다. 끝으로, 스테이지 τ₅로부터의 데이타 워드는 각각 8개 및 7개의 최상부 비트를 가산기(547)의 입력에 인가시킴으로써 32/64 및 16/64만큼 가중된다. 이때, 가산기(547)는 이 스테이지의 워드들의 바람직한 가중인 48/64만큼 가중된 스테이지 τ₁₅의 데이타 워드들을 만든다.

가산기(540 및 541)의 출력은 가산기(550)의 입력에 결합되고, 상기 가산기(550)의 출력은 가산기(562)의 입력에 결합된다. 가산기(542)의 출력은 가산기(552)의 입력에 결합되며, 가산기(544 및 545)의 출력은 가산기(554)의 입력에 결합된다. 가산기(546 및 547)의 출력은 가산기(556)의 입력에 결합되고, 상기 가산기(556)의 출력은 가산기(564)의 입력에 결합된다.

제4도에서, 스테이지 τ₁₃와 τ₁₇로부터의 데이타 워드는 -9/64만큼 가중된다는 것을 알 수 있다. -부호는 제8도내의 다른 데이타 워드들과 이 스테이지들로부터의 가중 데이타를 감산함으로써 만들어진다. 기본 대수에서와 같이, 디지탈 워드는 부의디지탈 워드를 가산함으로써 감산될 수 있다. 디지탈 워드는 2의 보수 작동에 의해 무효로 된다. 디지탈 워들 2의 보수로 하기 위해, 디지탈 워드의 비트는 반전되고, 결과적으로 2진 "1"이 가산된다. 이 2개의 탭들로부터의 워드는 가산기(543)의 출력에서 8/64만큼 가중된다. 이때, 이들 워드는 가산기(552)에서 가산기(542)로부터의 가중 데이타와 감산된다. 가산기(543)의 출력 데이타는, 우선 반전회로(534)에서 데이타 비트들을 모두 반전시키고, 그 다음 논리 "1"를 가산기(552)의 입력내의 캐리(carry)에 인가하여, "1"을 반전된 데이타에 가산시킴으로써 감산하기 위한 2개의 보수로 된다. -(8/64)만큼 가중된 2개의 항을 포함한 가산기(552)의 출력은 가산기(564)의 제2입력에 결합된다.

이와 마찬가지로, 가산기(554)에 의해 만들어진 출력 데이타는 반전회로(536)에서 모든 비트를 반전시켜 가산기 트리에서 나머지 데이타와 감산하여 결합되며, 그 다음, 논리 "1"내의 캐리와 함께 반전 데이타를 가산기(562)의 제2입력에 인가시킨다. 가산기(562 및 564)의 출력은 필터된 I 신호를 만드는 가산기(560)의 입력에 결합된다. 가산기(560)에서, 가산기(564)에 의해 스테이지 τ₁₃와 τ₁₇으로부터 결합된 -(8/64)의 가중 탭값은 최종 출력에서 스테이지 τ₁₃와 τ₁₇로부터 데이타의 소정의 가중값 -(9/64)를 만들도록 가산기(562)에 의해 동일한 스테이지들로부터 가중값 -(1/64)과 합산된다. 이와 마찬기지로, 최종 가산기(560)은 최종 출력에서 스테이지 τ₁₄와 τ₁₆로부터 데이타의 소정항(14/64)을 만들도록 이들 스테이지들로부터의 가중값 (16/64)와 스테이지 τ₁₄와 τ₁₆로부터의 가중값 -(2/64)를 합산한다. 제11도에서는 I 필터의 주파수 응답 특성을 도시한다.

I 및 Q 클럭이 시프트 레지스터(420 및 440, 제4도)의 탭 스테이지 속으로 새로운 데이타 어레이를 시프트시키는 순간과 안정한 출력신호들이 가산기(480, 제7도)와 (560, 제8도)의 출력에서 만들어지는 순간 사이를 정하기 위해서는 I 및 Q 유한 임 펄스 응답에 소정시간이 필요하다. 이 결정시간은 트리내의 가산기의 다수의 레벨 또는 랭크(rank) 및 가산기들의 전달지연 시간의 함수이다. 부수적으로, 시프트 레지스터로부터 필터 출력까지의 상이한 신호 통로들은 상이한 지연을 갖는다. 예를들어, 제7도의 Q 필터의 가중함수회로 및 가산기 래더에서, τ_Q5로부터의 데이타 워드들은 이들의 통로상의 2개의 가산기(478 및 480)을 통해서만 필터 출력을 지나가고, 모든 다른 신호들은 3개의 가산기를 통해서 지나간다. 탭신호들이 출력으로 지나가는데 필요한 시간동안, 필터 출력신호들은 불안정하게 되어, 필터를 정할때 출력신호내에 리플이 생기게 된다. 이 리플이 출력신호를 방해하지 못하게 하기 위해서, 안정한 기간동안 출력 신호들을 래치시키고, I 및 Q 신호들의 신호-대-잡음비를 3dB 개량시키도록 연속신호들을 평균하도록 필터 출력에서 신호 평균화 회로(426 및 446, 제4도)가 사용된다.

제2신호 평균화 회로(446)는 제9도에 상세하게 도시되어 있다. 제1신호 평균화 회로(426)는 동일 방법으로 구성된다. 제9도에서, Q 제2디지탈 유한 임 펄스 응답 필터의 최종 가산기(480)는 8-비트 래치 또는 축적 레지스터(600)의 입력에 결합된 출력을 갖고 있다. 8-비트 래치회로(600)의 출력은 제2 8-비트 래치회로(602)의 입력과 가산기(604)에 결합된다. 래치회로(602)의 출력은 가산기(604)의 제2입력에 결합된다. 래치회로(600 및 602)는 필터 클럭, 이 경우에는 Q 클럭에 의해 클럭된다.

동작시에, 시프터 레지스터(440)를 통해 Q 데이타 워드를 시프트시키는 Q 클럭 변환은 래치회로(600)내로 필터된 Q 신호를 래치한다. 이때 새로운 시프트 레지스터 데이타는 가산기 트리를 통해 지나가기 시작하지만, 출력은 래치회로가 이미 필터된 Q 신호값을 축적하고 있기 때문에 분리된다. 래치회로(600)가 상기 Q 신호를 축적하고 있으며, 래치회로(600)내에 이미 축적된 Q 신호는 동시에 래치회로(602)내로 래치된다. 이때, 2개의 래치회로는 가산기(604)에 인가되는 연속적인 Q 신호를 포함한다. 래치회로들은 9-비트 합산워드를 만들도록 2개의 워드를 가산하는 가산기(604)에 8-비트워드(2⁸,,,,2¹)를 인가시킨다. 합산워드중의 8개의 최상부 비트(2⁹,,,,2²)만이 디지탈-아날로그 변환기에 통과되며, 효과적으로 래치된 Q 워드들은 편균화시킨다. 상기 신호 평균에 의해서 3dB 신호-대-잡음 개량이 제공된다.

신호 평균화 회로를 사용함으로써 Q 필터 가산기 트리는 출력이 다시 샘플되어 래치회로(600)내로 래채되기전에 결정하기 위한 3.58MHz 클럭의 전체 주기를 거의 갖고 있다. 이 충분한 결정 시간주기는 가산기 트리내에 비교적 저속의 논리 회로를 사용할 수 있게 한다. 더우기, 시프트 레지스터와 신호 평균화 회로를 클럭시키기 위해서 단일 클럭킹 신호, Q 클럭만이 필요하다는 것을 알 수 있다. 신호 평균화 회로는 "신호-대-잡음을 증가시키는 디지탈 비디오 신호 처리 필터"란 명치의 미합중국 특허원 제 298,255 호에 상세하게 기술되어 있다.

Claims

칼라 기준신호원 및 디지탈 색도 신호원을 포함하는 칼라 테레비젼 수상기내에 복조기 및 필터장치에 있어서, 상기 칼라 기준신호에 대해 제1위상관계를 가진 제1클럭신호를 발생시키기 위한 제1클럭신호 발생기(250,252)와, 상기 칼라 기준신호에 대해 제2위상관계를 가진 제2클럭신호를 발생시키기 위한 제2클럭신호 발생기(250,254)와, 상기 디지탈 색도신호와 상기 제1클럭신호에 응답하는 입력과 제1복조 및 필터된 칼라 혼합신호가 발생되는 한 출력을 가지며, 상기 디지탈 색도신호의 샘플이 상기 제1클럭신호에 응답하여 시프트되는 제1탭 시프트 레지스터(420)와, 상기 제1시프트 레지스터의 탭에 결합되어 상기 탭상의 신호를 가중시키기 위한 제1가중수단(422)과, 상기 제1복조 및 필터된 칼라 혼합신호가 발생되는 출력을 가지며 상기 제1가중수단에 의해 제공된 상기 탭 가중된 신호를 합산하기 위한 제1합산회로를 포함하고 있는 제1디지탈 필터(42)와, 상기 디지탈 색도신호와 상기 제2클럭신호에 응답하는 입력과 제2복조 및 필터된 칼라 혼합신호가 발생되는 한 출력을 가지며, 상기 디지탈 색도신호의 샘플이 상기 제2클럭신호에 응답하여 시프트되는 제2탭 시프트 레지스터(440)와, 상기 제2시프트 레지스터의 탭에 결합되어 상기 탭상의 신호를 가중시키기 위한 제2가중함수회로(422)와, 상기 제2복조 및 필터된 칼라 혼합신호가 발생되는 출력을 가지며 상기 제2가중함수회로에 의해 제공된 상기 탭 가중된 신호를 합산하기 위한 제2합산회로를 포함하고 있는 제2디지탈 필터(44)를 구비하는 것을 특징으로 하는 칼라 텔레비젼 수상기용 복조기 및 필터장치.
주어진 주파수의 칼라 버스트 성분을 포함하는 아날로그 비디오 신호원을 구비하고 있는 칼라 텔레비젼 수상기에 이용하기 위한 제1항이 장치에 있어서, 상기 디지탈 색도 신호원이 상기 칼라 버스트 신호 성분에 응답하여 상기 칼라 버스트 신호 성분에 대해 주어진 위상관계 및 상기 카라 버스트 신호 성분의 배의 주파수인 주파수를 가진 샘플링 신호를 발생시키기 위한 샘플링 신호 발생기(22)와, 상기 아날로그 비디오 신호에 응답하여, 디지탈 비디오 신호 샘플을 발생시키기 위해 상기 샘플링 신호에 응답하여 상기 아날로그 비디오 신호를 샘플링하기 위한 샘플러(20)와, 상기 디지탈 비디오 신호 샘플에 응답하여, 분리된 디지탈 색도신호를 발생시키기 위한 신호 분리기(24)를 구비하는 것을 특징으로 하는 칼라 텔레비젼 수상기용 복조기 및 필터장치.
제2항에 있어서, 상기 샘플링 신호 발생기(22)는 시간 간격이 상기 칼라 버스트 신호 성분의 한 주기와 동등한 시간 주기동안 다수의 펄스를 발생시키며, 상기 제1클럭신호 발생기(250,252)는 상기 다수의 샘플링 신호 펄스중 제1펄스에 응답하여 매 칼라 버스트 신호 주기마다 클럭신호를 발생시키며, 상기 제2클럭신호 발생기(250,254)는 상기 다수의 샘플링 신호 펄수중 제2펄수에 응답하여 매 칼라 버스트 신호 주기마다 클럭 펄스를 발생시키는 것을 특징으로 하는 칼라 텔레비젼 수상기용 복조기 및 필터장치.
제1항에 있어서, 상기 제1디지탈 필터(42)가 유한 임 퍼스 응답(FIR)필터를 구비하며, 상기 제1탭 시프트 레지스터(420)가 상기 디지탈 색도신호를 수신하도록 결합된 제1스테이지를 포함하는 다수의 직렬로 결합된 스테이지를 구비하며, 상기 탭은 다수의 출력탭을 포함하며, 상기 제1합산회로(424)가 가산기 트리 배열을 구비하며, 상기 제1가중수단(422)이 시프트-가산형 배열에 상기 가산기 트리 배열의 상기 출력 탭중 하나를 결합하기 위한 수단을 포함하는 것을 특징으로 하는 칼라 텔레비젼 수상기용 복조기 및 필터장치.
제4항에 있어서, 상기 제2디지탈 필터(44)가 유한 임 펄스 응답(FIR)필터를 구비하며, 상기 제2탭 시프트 레지스터(440)가 상기 디지탈 색도신호를 수신하도록 결합된 제1스테이지를 포함하는 다수의 직렬로 결합된 스테이지를 구비하며, 상기 스테이지는 다수의 출력탭을 포함하며 상기 제2합산회로(444)가 제2가산기 트리 배열을 구비하며, 상기 제2가중함수회로(442)가 시프트-가산형 구성에서 상기 제2가산이 트리 배열에 상기 제2탭 시프트 레지스터의 상기 출력 탭중 하나를 결합하기 위한 수단을 포함하는 것을 특징으로 하는 칼라 텔레비젼 수상기용 복조기 및 필터장치.
제5항에 있어서, 상기 제1유한 임 펄스 응답(FIR) 필터(42)는 상기 제1시프트 레지스터 탭중 하나에 대해 집중된 임 펄스 응답 및, 상기 입력과 상기 한 탭 사이의 소정의 그룹 지연을 나타내며, 상기 제2유한 임 펄스 응답(FIR) 필터(44)는 상기 제2시프트 레지스터 탭중 하나에 대해 집중된 임 펄스 응답 및 상기 입력과 상기 제1유한 임 펄스 응답필터의 상기 소정의 그룹지연과 동일한 상기 제2시프트 레지스터의 상기 한 탭 사이의 그룹지연을 나타내는 것을 특징으로 하는 칼라 텔레비젼 수상기용 복조기 및 필터장치.
제6항에 있어서, 상기 제1디지탈 유한 임 펄스 응답(FIR) 필터(42)에 대한 다수의 탭 시프트 레지스터 스테이지와 가중함수회로의 수는 상기 제2디지탈 유한 임 펄스 응답(FIR) 필터(44)에 대한 다수의 탭 시프트 레지스터 스테이지와 가중함수회로의 수를 초과하며, 상기 제2디지탈 유한 임 펄스 응답 필터의 상기 시프트 레지스터(440)가 상기 입력과 상기 탭 스테이지 사이에 결합된 비탭 시프트 레지스터 스테이지를 포함하는 것을 특징으로 하는 칼라 텔레비젼 수상기용 복조기 및 필터장치.
제7항에 있어서, 제1처리된 아날로그 칼라신호를 발생시키기 위한 출력을 가지며, 상기 제1디지탈 유한 임 펄스 응답(FIR) 필터의 출력에 결합된 제1신호 처리기(426,46)와, 소정의 위상대 주파수 응답 특성을 나타내며 상기 제1신호 처리기의 상기 출력에 결합된 제1저역통과필터(50)와, 제2 처리된 아날로그 칼라신호를 발생시키기 위한 출력을 가지며, 상기 제2 디지탈 유한 임 펄스 응답(FIR) 필터의 출력에 결합된 제2신호 처리기(446,48)와, 상기 제1저역통과필터의 상기 소정의 특성과 동일한 위상대 주파수 응답 특성을 나타내며 상기 제2신호 처리기의 상기 출력에 결합된 제2저역통과필터(52)를 구비하는 것을 특징으로 하는 칼라 텔레비젼 수상기용 복조기 및 필터장치.
제8항에 있어서, 상기 제1클럭신호의 주파수는 상기 제2클럭신호의 주파수와 동일하며, 상기 제1저역통과필터(50)와 상기 제2저역통과필터(52)가 상기 클럭신호 주파수의 제2부고조파 주파수이하의 전이대역을 나타내도록 구성되어 있는 것을 특징으로 하는 칼라 텔레비젼 수상기용 복조기 및 필터장치.
제9항에 있어서, 상기 제1클럭신호와 상기 제2클럭신호의주파수가 상기 칼라 기준신호의 주파수와 동일하며, 상기 제1디지탈 유한 임 펄스 응답(FIR) 필터(42)의 다수의 탭 시프트 레지스터 스테이지가 9개이며, 상기 제2디지탈 유한 임 펄스 응답(FIR) 필터(44)의 다수의 탭 시프트 레지스터 스테이지가 5개인 것을 특징으로하는 칼라 텔레비젼 수상기용 복조기 및 필터장치.
제10항에 있어서, 상기 제2디지탈 유한 임 펄스 응답(FIR) 필터(44)의 상기 시프트 레지스트가 상기 입력과 상기 탭 스테이지 사이에 결합된 2개의 비탭 스테이지(τ_Q1, τ_Q2)를 포함하는 것을 특징으로 하는 칼라 텔레비젼 수상기용 복조기 및 필터장치.