KR0147559B1

KR0147559B1 - 16:9의 맥 화면을 4:3 수상기로 보기위한 샘플보간회로

Info

Publication number: KR0147559B1
Application number: KR1019920020470A
Authority: KR
Inventors: 권주한
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1992-10-31
Filing date: 1992-10-31
Publication date: 1998-09-15
Also published as: KR940010772A

Abstract

이 발명은 D2-MAC(Multiplexed Analog Component) 방송의 경우처럼 16:9의 횡장화면을 기존의 4:3 수상기로 수상할 경우 화면의 열화를 줄일 수 있도록 휘도신호의 샘플을 원래의 휘도신호 샘플로 늘려주는 16:9의 MAC 화면을 4:3 수상기로 보기위한 샘플보간(Interpolator) 회로에 관한 것이다.

이 발명은 입력되는 비데오신호를 쉬프트시켜 딜레이시키는 쉬프트 레지스터와, 클럭에 따라 데이타를 래치하는 제 1 ∼ 제 3 래치부와, 필터계수에 맞게 계수들의 가산을 수행하는 필터계수 가산기부와, 상기 제 2 래치부를 제어하는 제어클럭을 발생하는 스위칭부를 구비하여 10.125MHz의 클럭을 13.5MHz의 클럭으로 발생하여 휘도신호의 샘플수를 원래 휘도신호의 샘플수로 늘려줌으로써 16:9의 MAC 화면을 4:3 수상기로 시청시 화질의 열화없이 시청할 수 있도록 한 것이다.

Description

16:9의 맥(MAC) 화면을 4:3 수상기로 보기 위한 샘플보간회로

제1도는 이 발명에 따른 16:9 의 MAC화면을 4:3 수상기로 보기 위한 샘플 보간회로의 블록도,

제2도는 제1도 스위칭부의 상세블럭도,

제3도는 제2도 각부의 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 쉬프트 레지스터부 20,50,60 : 제 1∼제 3 래치부

21∼24 : 데이타 래치 30 : 필터계수 가산기부

31∼34 : 필터계수 가산기 40 : 스위칭부

51∼54 : 트라이-스테이트 래치

LA1∼LA4 : 래치

이 발명은 D2-MAC(Multiplexed Analog Component) 시스템에 관한 것으로서, 더욱 상세하게는 16:9 의 횡장화면을 기존의 4:3 수상기로 수상할 경우 화면의 열화를 줄일 수 있도록 휘도신호의 샘플을 원래의 휘도신호 샘플로 늘려주는 16:9의 MAC화면을 4:3 수상기로 보기 위한 샘플보간(Interpolation)회로에 관한 것이다.

현재 유럽에서 방송되고 있는 D2-MAC 방송은 기존의 4:3 화면뿐만 아니라 16:9 화면도 전송가능하여, 만약 수신측에서 16:9 화면용 횡장 TV를 갖고 있다면 원래신호가 가지고 있는 정보의 손실없이 완전한 수신이 가능하다. 그러나 기존의 4:3 화면의 비율에 맞게 적절히 잘라내어 수상하여야 한다.

물론 이 역할을 D2-MAC 디코더가 수행하는 경우에는 기존의 4:3 수상기로도 16:9 화면의 수상이 가능하게 된다. 따라서 대부분의 D2-MAC디코더 IC들은 16:9 화면의 수직측을 기존의 4:3(=16:9) 화면의 수직측과 같은 길이로 잡고 수평길이의 차 16:12 만큼을 잘라내어 기존의 4:3 수상기에서도 볼 수 있도록 하고 있다.

한편, 한 라인당 휘도 및 색차신호의 샘플갯수는 원래가 각각 697개 및 349개이므로 16:9화면을 기존 4:3수상기로 보려면 12:9의 비율에 맞추어 각각 523개와 262개만을 원래의 샘플에서 추출하여야 한다. 따라서 원래 697개의 휘도신호 샘플갯수가 전송되야 할 것을 523개의 샘플만 전송하므로 화질열화가 발생하게 되는 문제점이 있었다.

이 발명은 이러한 문제점을 해결하기 위한 것으로, 이 발명의 목적은 16:9 화면을 4:3수상기에서 볼 수 있도록 추출할 523개의 휘도신호샘플을 697개의 원래의 샘플갯수대로 늘려주는 16:9의 MAC화면을 4:3 수상기로 보기 위한 샘플보간회로를 제공하고자 함에 있다.

이러한 목적을 달성하기 위한 이 발명의 특징은 입력되는 비데오신호를 쉬프트시켜 딜레이시키는 쉬프트 레지스터부와, 인버터를 통하여 10.125MHz 클럭입력단에 연결되고 상기 쉬프트 레지스터에 연결되어 상기 10.125MHz 클럭입력단으로부터의 클럭에 따라 상기 쉬프트 레지스터부로부터 데이타를 래치하는 제 1 래치부와, 상기 제 1 래치부에 연결되어 각 필터계수에 맞게 샘플들의 가산을 수행하는 필터 계수 가신기부와, 13MHz 클럭입력단에 연결되어 13MHz의 클럭을 각각 차례로 래치하여 위상이 서로 다른 4개의 제어클럭을 발생시키는 스위칭부와, 상기 필터계수 가산기부에 연결되어 3.375MHz로 래치된 상기 필터계수 가산기부의 출력을 상기 스위칭부의 제어클럭에 따라 래치하는 제 2 래치부와, 상기 제 2 래치부 및 13MHz 클럭입력단에 연결되어 상기 제 2 래치부의 출력을 13MHz를 이용하여 래치하여 13.5Mbps의 비데오 샘플데이타를 출력하는 제 3 래치부로 구비되는 16:9 MAC 화면을 4:3 수상기로 보기 위한 샘플보간회로에 있다.

이하, 이 발명의 바람직한 일실시예를 첨부도면을 참조로 하여 상세히 설명한다.

제 1 도는 이 발명에 따른 16:9 MAC 화면을 4:3 수상기로 보기 위한 샘플보간회로의 블록도로서, 다수의 쉬프트 레지스터가 병렬로 연결되어 비데오신호를 쉬프트시켜 딜레이시키는 쉬프트 레지스터부(10) 및 인버터(INV1)를 통하여 10.125MHz 클럭입력단(CLK1)에 연결되어 상기 10.125MHz 클럭입력단(CLK1)으로부터의 클럭에 따라 상기 쉬프트 레지스터부(10)로부터의 데이타를 래치하는 제 1 래치부(20)를 연결시킨다. 상기 제 1 래치부(20)는 각각의 데이타 래치(21∼24)로 구성된다.

그리고 상기 제 1 래치부(20)에는 각 필터계수에 맞게 샘플들의 가산을 수행하는 필터계수 가산기부(30)를 연결시키며, 상기 필터계수 가산기부(30)는 각각의 필터계수 가산기(31∼34)로 구성된다.

또한, 13MHz의 클럭(CLK3)에 연결되어 13MHz의 클럭을 각각 차례로 래치하여 위상이 서로 다른 4개의 제어클럭을 발생시키는 스위칭부(40) 및 상기 필터계수 가산기부(30)에는 3.375MHz로 래치된 상기 필터계수 가산기부(30)의 출력을 상기 스위칭부(40)로부터의 제어클럭에 따라 래치하는 제 2 래치부(50)를 연결시키며, 이 제 2 래치부(50)는 다수의 트라이-스테이트(Tri-State) 래치(51∼54)로 구성된다.

그리고 상기 제 2 래치부(50) 및 13MHz를 클럭입력단(CLK3)에는 상기 제 2 래치부(50)의 출력을 13MHz를 이용하여 래치하여 13.5Mbps의 비데오 샘플데이타를 출력하는 제 3 래치부(60)를 연결시켜 구성된다.

한편, 제 2 도는 상기 스위칭부(40)를 상세히 나타낸 것으로, 상기 스위칭부(40)는 13MHz 클럭입력단(CLK3)에 각각 연결된 래치(LA1)∼(LA4)로 구성된다.

상기와 같이 구성된 본 발명에서, 입력되는 8비트 데이타는 MAC 신호를 매 라인마다 아날로그/디지탈 변환한 것 중에서 휘도신호 523샘플분을 포함하여 매 라인마다 계속적으로 입력되며, 이 때 전송속도는 10.125Mbps이다. 한편, 원래 휘도 신호의 대역폭은 5.6MHz로써 본 발명에서 다루고자 하는 휘도신호의 경우 이 대역폭내에서 샘플데이타가 처리된다.

523샘플데이타를 679샘플데이타로 만드는 회로를 설계하기 위하여 우선 샘플링 주파수가 입력휘도신호의 비트 레이트(Bit Rate)인 10.125MHz와 이의 4/3인 13.5MHz의 최소공배수인 40.5MHz이고, 컷 오프(Cut-off)주파수가 5.6MHz인 FIR(Finite Impulse Response)필터의 계수를 이용하여 3:4 보간회로를 구성해야하며, 주파수가 5.6MHz의 21탭(Tap) FIR 필터를 해밍 윈도우(Hamming Window)를 사용하여 구한 것으로 이 계수는 표 1에 나타내었다.

그런데, 입력되는 휘도신호의 3샘플마다 한 개의 샘플을 삽입보간하기 위해서는 제 1 도에 나타낸 바와 같이 4개의 그룹(Group)으로 나누어 연산을 한 뒤 10.125MHz와 13.5MHz의 최대공약수인 3.375MHz로 래치한다. 그런 다음 4개의 필터 계수 가산기(31)∼(34)의 출력을 각각 스위칭부(40)에 의해 목표로하는 비트 레이트인 13.5MHz로 스위칭시키는 방법을 사용한다.

이 발명에서 사용한 필터계수 가산기(31)∼(34)는 데이타 처리비트가 10비트인 전산가산기(Full Adder)로써, 이는 입력되는 휘도샘플들이 비록 8비트이기는 하지만 필터계수에 마이너스(-)의 연산이 들어가므로 감산과 오버플로우(Overflow)를 고려하여 10비트 가산기를 사용하여 2'S 컴플리먼트(Complement)로 연산을 수행하면 연산에러를 제거할 수 있다.

한편, 표 1 에 나타난 필터계수를 실제 하드웨어로 구현하기 위해서는 승산기와 가산기가 필요하지만 이 발명에서는 각 계수를 2의 지수로 나누어 이를 쉬프트시키고 가산하는 방법을 사용함으로써 회로설계에 있어서 승산기를 사용하지 않았다.

예를 들어 만약 상기 필터계수 가산기(31)∼(34)의 각 출력을 A∼D라 하고 A×1/32+B×1/16을 계산한다면 이는 A의 MSB쪽 3비트만을 취하고(5비트 쉬프트) 또한, B는 MSB쪽 4비트만을 취하여(4비트 쉬프트) 10비트 전가산기인 필터계수 가산기(31)∼(34)로 가산을 수행하고 10비트 전가산기의 사용치않는 입력들은 그라운드로 하여 사용한다.

그런데 예로 또한 A×1/32+B×(-1/16)의 연산인 경우는 계수에 (-)의 값이 들어가므로 둘 다(+)가 나오는 연산법과 마찬가지로 단순히 쉬프트한 뒤 가산만하여서는 안되므로 A×1/32+B(-1/16)의 연산을 (A×1/32)-B×(1/16)로 생각하여 전가산기를 이용하여 감산을 수행하는데 이때, 2'S컴플리먼트 방식을 사용했다.

그런데 A,B,C,D로 나가는 각 블록별로 필터 계수의 연산에 각각 다른 전가산기의 갯수가 소요되므로 3.375MHz 클럭입력단(CLK2)으로부터의 3.375MHz로 래치하기전에 제 1 래치부(20)를 사용하여 타이밍을 맞출 필요가 있다.

한편, 트라이-스테이트 래치(51)∼(54)는 3.375MHz 클럭에 의해 래치된 각각의 A,B,C,D 휘도데이타를 13MHz의 클럭으로 스위칭하여 A-B-C-D-A-B-C-D... 순으로 제어신호에 의해 필터계수 가산기(51)∼(54)에서 나온 휘도신호가 믹싱되는 역활을 한다.

상기에서 상기 필터계수 가산기(51)∼(54)의 출력인 A,B,C,D는 제 3 도와 같은 타이밍을 갖는 스위칭부(50)의 제어클럭에 의해 그 출력이 제어된다.

제 3 도에서 보는 바와 같이 각 출력단자 1,2,3,4가 각각 하이상태인 기간동안 상기 트라이-스테이트 래치(51)∼(54)의 출력이 있게 되며, 나머지 상태는 하이임피던스 상태가 되므로 제 3 래치부(60)에서는 13MHz클럭입력단(CLK2)으로부터의 클럭에 따라 상기 트라이-스트레이트 래치(51)∼54)로부터의 출력휘도신호가 원하는 비트 레이트인 13.5MHz로 출력되게 되는 것이다.

한편, 이 발명에서는 도시하지는 않았지만 10비트 전가산기를 2'S컴플리먼트 형태로 사용함으로써 8비트 데이타의 가산과 감산시에 생기는 오버플로우 및 마이너스(-) 연산을 없앴고 필터계수 가산기(31)∼(34)의 출력인 A,B,C,D로 데이타를 래치하기 직전에 블랙/화이트(Black/White) 레벨 판정블럭을 두어 만약 양자화된 휘도신호레벨이 A,B,C,D 래치직전에 판정하여 사인비트(10번째 비트)가 하이인 경우엔 강제로 블랙레벨로 하고 로우인 경우엔 9번째 비트인 오버플로우 비트를 보아 하이인 경우엔 강제로 화이트 레벨로 설정하는 기능이 있다.

또한, 이 발명은 반드시 D2-MAC 시스템이 아니더라도 임의의 n:m 보간회로 설계에 적용이 가능한 것이다.

이상에서 살펴본 바와 같이 이 발명은 종래 16:9 화면을 4:3 수상기로 시청할 경우 휘도신호의 샘플을 523개만 추출해서 전송하던 것을 원래의 휘도신호 샘플 개수인 679개로 늘려줌으로서 16:9횡장면을 4:3 수상기로 시청할 경우에도 화질의 열화없이 양호한 화면을 시청할 수 있도록 한 것이다.

Claims

입력되는 비데어신호를 쉬프트시켜 딜레이시키는 쉬프트 레지스터부(10)와, 인버터(INV1)를 통하여 10.125MHz클럭입력단(CLK1)에 연결되고 상기 쉬프트 레지스터(10)에 연결되어 상기 10.125MHz 클럭입력단(CLK1)으로부터의 클럭에 따라 상기 쉬프트 레지스터(10)로부터의 데이타를 래치하는 제 1 래치부(20)와, 상기 제 1 래치부(20)에 연결되어 각 필터계수에 맞게 샘플들의 가산을 수행하는 필터계수 가산기부(30)와, 13MHz의 클럭입력단(CLK3)에 연결되어 13MHz의 클럭을 각각 차례로 래치하여 위상이 서로 다른 4개의 제어클럭을 발생시키는 스위칭부(40)와, 상기 필터계수 가산기부(30)에 연결되어 3.375MHz로 래치된 상기 필터계수 가산기부(30)의 출력을 상기 스위칭부(40)로부터 제어클럭에 따라 래치하는 제 2 래치부(50)와, 상기 제 2 래치부(50) 및 13MHz 클럭입력단(CLK3)에 연결되어 상기 제 2 래치부(50)의 출력을 13MHz를 이용하여 래치하여 13.5Mbps의 비데오 샘플데이타를 출력하는 제 3 래치부(60)로 구비되는 16:9 MAC 화면을 4:3 수상기로 보기 위한 샘플보간회로.
제 1 항에 있어서, 상기 쉬프트 레지스트부(10)는 다수의 쉬프트 레지스터가 병렬로 연결되어 구성되는 것을 특징으로 하는 16:9 MAC 화면을 4:3수상기로 보기 위한 샘플보간회로.
제 1 항에 있어서, 상기 필터계수 가산기부(30)의 각 가산기들을 데이타 처리비트가 10비트인 전가산기인 것을 특징으로 하는 16:9 MAC 화면을 4:3 수상기로 보기 위한 샘플보간회로.