KR930006457B1 - 디지탈 비디오 신호 처리 장치 - Google Patents

디지탈 비디오 신호 처리 장치 Download PDF

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KR930006457B1
KR930006457B1 KR1019850002412A KR850002412A KR930006457B1 KR 930006457 B1 KR930006457 B1 KR 930006457B1 KR 1019850002412 A KR1019850002412 A KR 1019850002412A KR 850002412 A KR850002412 A KR 850002412A KR 930006457 B1 KR930006457 B1 KR 930006457B1
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토마스 롤링 러셀
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알 씨 에이 라이센싱 코포레이션
글렌 에이취. 브르스틀
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Abstract

내용 없음.

Description

디지탈 비디오 신호 처리 장치
제1도는 수직 디지탈 세부 신호 처리와 관련된 기본 회로 성분을 도시한 디지탈 텔레비젼 수상기에 대한 블럭선도.
제2도는 본 발명을 실현하는 수직 세부 신호 처리 장치에 대한 논리적 개략도.
제3도는 수직 세부 신호 처리기의 피킹 및 페어링(paring) 부분에 대한 전달함수.
* 도면의 주요부분에 대한 부호의 설명
31 : 절대값 회로 39 : 감산기
44,45,52 : 스케일링 회로
본 발명은 부분별(piecewise) 선형 전달 특성을 갖는 장치, 특히 디지탈 비디오 신호 처리 장치에서의 수직 세부 신호를 피킹하는 장치 사용에 관한 것이다.
예를들면 텔레비젼 수상기와 같은 비디오 신호 처리 장치에서, 종래에는 두 성분의 분리 처리를 허용하기 위하여 비디오 신호의 휘도 성분과 색도 성분을 분리하였다. 이러한 분리 처리는 비디오 신호를 고주파 대역(색도에 대해)과 저주파 대역(휘도에 대해)으로 분할하기 위하여 비디오 신호를 단순히 여파함으로써 이루어지며, 양호한 기술은 코움필터에서 신호를 분할함으로써 휘도 성분과 색도 성분의 삽입 특성의 장점을 수행하기 위한 것이다. 코움 필터에서 비디오 정보의 둘 이상의 연속 라인은 가산적으로 그리고 감산적으로 조합되며, 보상적 코움류 응답 특성을 나타내는 출력에서 분리된 휘도 신호와 색도 신호를 발생한다. 그러나 비디오 신호가 전체의 비디오 주파수 대역에 걸쳐 코움 여파될때, 색도 및 휘도 정보는 모두 통상적으로 색도 출력이라 명명된 출력에서의 신호에 제공될 것이다. NTSC 텔레비젼 시스템에서, 색도 정보는 이 출력 신호에서 약 2.0㎒ 이상의 주파수 대역을 점유할 것이고 수직 세부 정보라 불리는 휘도 정보는 약 1.0㎒ 이하에 위치되며, 수직 세부 정보의 정확한 상한 주파수 제한은 화면 내용의 함수이다.
비디오 정보가 디지탈식으로 처리될 때 디지탈식으로 인코딩된 색도 및 수직 미세 정보 신호는 유한 펄스 응답 저역통과 필터 및 대역 통과 필터에 의해 분리된다. 따라서 색도 정보는 디지탈 색도 신호 처리기에서 복조되어 처리되고, 수직 세부 정보는 코움 필터의 휘도 출력에 발생된, 코움 여파는 휘도 신호와 조합되어 완전히 회복된 휘도 신호를 발생하게 된다.
휘도 신호에서의 수직 세부 정보의 회복에 덧붙혀, 좀더 뚜렷하고 정확하게 재생된 영상을 알맞게 발생하는, 피킹 신호와 같은 휘도 신호에 수직 세부 정보의 여분의 양을 부가하는 것이 바람직하다. 시험에서 나타난 바와 같이, 피킹 신호를 회복된 휘도 신호와 결합하기 전에 특별한 비선형 신호 진폭 전달함수 특성을 보이는 회로에서 피킹 신호를 처리하는 것도 바람직하다. 이와 같은 아날로그 신호용 비선형 처리 회로는 미합중국 특허원 제4,245,237호에 기술되어 도시되어 있다. 이 처리 회로는 서로 다른 진폭의 수직 세부 신호가 서로다른 크기의 신호 이득에 영향을 받기 쉽다. 특히, 소진폭의 신호는 코어링이라고 하는 상기의 저이득으로 전이되어 저진폭 잡음을 감쇄시키게 된다. 보통 진폭의 신호는 상승(피킹)되기 쉽고 큰 진폭의 신호는 진폭 저감(페어링)되기 쉽다.
유사한 방식으로 디지탈 비디오 신호를 처리하기 위한 디지탈 회로는 미합중국 특허원 제4,422,094호에서 설명된다. 본 발명의 장치는 요구된 전달함수를 나타내는 데이터 워드로 프로그램된 디지탈 메모리를 포함한다. 처리된 디지탈 수직 세부 신호는 어드레스 입력 코드로서 메모리에 인가된다. 어드레스 입력 코드에 응답하여, 메모리는 요구된 전달 특성에 의해 변형된 입력 신호와 대응하는 출력 신호를 발생한다. 메모리로부터 입력 신호와 출력 신호는 결합된 후 코움 여파된 휘도 신호와 결합된다. 메모리를 이용해 전달함수의 조건을 충족시키면 이 함수가 신호 특성의 함수로서 편리하게 변경될 수 없는 단점이 있다. 일반적으로는 전달 함수를 변경시키려면 메모리를 재프로그래밍 해야 한다.
본 발명의 목적은 수직 세부 신호를 부분별 선형 전달 함수로 처리하기 위한, 난 메모리(non memory) 디지탈 신호 처리 시스템을 제공하는 것이다. 본 발명의 목적은 또한 첨가의 하드웨어를 필요로 하지 않고서 실제로 순간적으로 재프로그래밍될 수 있는 시스템을 제공하는 것이다.
본 발명은 대칭적으로 부분별로 선형인 비선형 전달 함수를 제공하는 장치이다. 본 발명의 한 양상에 따라서, 상기 장치는 신호원에서부터 양의 값과 음의값을 표시할 수 있는 디지탈 비디오 신호를 처리한다. 이 수단은 디지탈 신호의 절대값을 발생하기 위해 제공된다. 또다른 수단은 절대값과 신호원에서 공급된 절대값과 기준값 사이의 차에 대응하는 신호를 발생한다. 극성 변별기는 한 극성의 차만을 통과시킨다. 극성 반전회로는 디지탈 비디오 신호원에서 발생하는 신호 샘플의 극성에 응답하여 회로 입력에 인가된 샘플의 극성을 반전시킨다. 극성 변별기를 극성 반전 회로의 입력에 결합하기 위한 수단이 제공된다. 이러한 방식으로, 극성 반전 회로의 출력은 함수적으로 기준값에 따라 다른, 대칭적으로 처리된 신호이다.
본 발명의 다른 양상에 따라서, 제1과 제2의 임계 및 극성 변별기는 각각의 기준 신호 입력 포트에 있는 신호원에서 공급된 제1 및 제2기준값을 각각 수신한다. 상기 수단은 제1임계 및 극성 변별기의 신호 입력 포트를 절대값 수단에 결합하고, 제2임계 및 극성 변별기의 입력 포트를 제1임계 및 극성 변별기의 출력 포트에 결합한다. 상기 임계 및 극성 변별기는 기준값을 초과하는 인가된 입력 신호에 대해서만 한 극성의 출력 신호를 제공한다. 신호 스케일링 수단은 제2임계 및 극성 변별기의 출력에 결합된 입력을 가진다. 신호 결합기는 신호 스케일러의 출력에 결합된 한 입력과 제1임계 및 극성 변별기의 출력에 결합된 다른 출력을 구비한다. 처리된 디지탈 신호는 신호 결합기의 출력에서 이용할 수 있다.
한 실시예에서, 처리될 신호는 표시되지 않는 크기의 값과 동일 극성을 나타내는 신호를 출력하는 절대값 회로에 인가된다. 크기값은 제1, 제2 및 제3신호 결합 회로(SCC)와 제1, 제2 및 제3신호극성 변별기(여기서 이용될 때 극성 변별기는 한 극성의 신호만을 통과시키는 회로임)의 직렬 접속부에 인가된다. 제2신호 결합 회로는 제1극성 변별기에 의해 제1신호 결합 회로의 출력이 결합되고, 제3신호 결합 회로는 제2극성 변별기와 제1신호 스케일링 수단의 직렬 결합부에 의해 제2신호 결합 회로의 출력에 결합된다. 제3신호 결합 회로는 제1극성 변별기와 제2신호 스케일링 회로의 직렬 결합에 의해 제1신호 결합 회로의 출력에도 결합된다. 끝으로, 제3신호 결합 회로의 출력은 제3극성 변별기 회로를 경유하여 신호 보상 회로에 결합된다. 신호 보상 회로는 절대값 회로로부터 극성 신호에 의해 제어된다.
제1신호 결합 회로는 크기값에서 제1기준값을 감산한다. 제1변별기를 통과한 단일 극성차는 코어링된 신호와 일치한다. 제2기준값은 제2신호 결합 회로에 의해 제1극성차에서 감산되고 제1스케일링 회로에 의해 스케일링 된다. 제1변별기로부터의 단일 극성차는 제2스케일링 회로에 의해 스케일링 된다. 제3신호 결합 회로는 제2스케일링 회로로부터의 스케일링된 샘플차에서 제1스케일링 회로로부터의 스케일링된 샘플차를 감산한다. 제3신호 결합 회로로부터의 단일 극성 신호는 제3극성 변별기에 의해 신호 보상 회로에 결합된다.
샘플값 Xn에 대해서, 회로 출력 Yn은 다음식으로 표시된다.
Yn=(K2(Xn-XR1)p-K1(Xn-XR1)p-XR2)p)p
여기서 p가 아래어 기입되어 있는 괄호는 괄호내의 함수의 값이 각각 한 극성으로만 이루어짐을 나타내고자 함이며, K1및 K2는 제1 및 제2스케일 계수이고 XR및 XR2는 제1및 제2기준값이다.
함수는 스케일계수나 기준값중 하나를 변경시키기 위하여 프로그램 작성 가능하도록 만들어진다.
제1도 및 제2도에서, 소자를 상호 연결하는 굵은선은 예를들면 병렬비트 2진 신호에 적용되는 병렬 신호 라인을 나타낸다. 가는 상호 연결 화살표는 아날로그 라인에 적용되는 단일 신호 라인을 나타낸다. 일반적으로 샘플은 2의 보수 포맷 상태이고 회로 소자는 2의 보수 신호를 처리하도록 설계된다.
제1도에는 텔레비젼 수상기의 디지탈 신호 처리부가 도시되어 있다. 방송 무선주파수 비디오 신호는 안테나(10)에 의해 수신되어, 종래의 동조기 IF 검출기 회로(12)에 인가된다. 동조기 및 IF 검출기 회로는 아날로그-디지탈 변환기(ADC)(14)에 인가되는 기저대 합성 비디오 신호를 발생한다. 아날로그-디지탈 변환기(14)는 예를들면 칼라 부반송파 샘플율의 4배의 비율로 아날로그신호에 대한 2진수 표시 신호를 발생시킨다. 아날로그-디지탈 변환기(14)로부터의 디지탈 신호는 디지탈 코움 필터(16)의 입력 포트에 인가되고, 디지탈 코움 필터(16)는 디지탈 합성 비디오 신호를 분리된 휘도(Y) 성분과 색도(C) 성분으로 분리시킨다. 휘도 신호는 피킹 및 코어링 회로, 콘트라스트 제어 회로등을 포함하는 휘도 처리 소자(18)에 인가된다. 휘도 처리 소자(18)로부터의 처리된 샘플은 합산 회로(22)에 인가된다. 합산 회로(22)에서, 처리된 휘도 신호는 코움 여파된 색도 신호에서 회복된 수직 세부 신호와 결합된다. 합산 회로(22)로부터의 신호는 매트릭스(24)에 인가되는데, 매트릭스(24)에서는 상기 신호가 처리된 색도 신호와 결합되어, 영상표시장치를 구동시키기 위한 R, G, B신호를 발생시킨다.
코움 필터(16)로부터의 색도 신호는 색도 처리 소자(26)에 인가된다. 색도 처리 소자(26)는 칼라 부반송파 근방에 집중된 대역 통과 필터, 틴트(tint) 제어 회로, 자동 플레쉬(flesh) 회로, 포화제어기, 복조 회로 등을 포함한다. 색도 처리 소자(26)는 색도 신호로부터 칼라 차 성분(R-Y), (B-Y)나 I, Q를 발생하고 그 발생된 신호를 매트릭스 회로(26)에 인가한다.
디지탈 코움 필터(16)로부터의 코움 여파된 색도 신호는 저역 통과 필터(28)에도 인가되는데, 상기 저역통과 필터(28)는 색도 성분을 실제로 감쇄시키고, 코움 여파된 색도 신호에서 발생하는 휘도 수직 세부 신호를 통과시킨다. 휘도 수직 세부 정보가 코움 여파된 색도 신호에 나타나는 이유에 대한 상세한 설명은 1980년 3월자의 알 시 에이 리뷰의 제41권, 3페이지 내지 28페이지에 디.에이취. 프리챠드에 의한 "칼라 텔레비젼 화상질의 향상을 위한 CCD 코움 필터"에 상세히 설명되어 있다. 수직 세부 정보는 수직 세부 처리기(30)에서 피킹되고, 합산 회로(22)에 인가되어 주 휘도 신호와 재결합된다.
디지탈 수신기에서의 대부분의 회로 성분은 예를들면 마이크로프로세서와 같은, 중앙 제어 유니트에 의해 제어된다. 제어 유니트는 사용자 명령, 신호질등에 응답하여 재생된 영상의 질을 실제로 일정하게 발생하여 유지한다. 이러한 것은 제1도의 장치에 대한 것으로 생각한다. 그러나, 편리하게 하기 위하여 제1도에는 휘도 처리 소자(18)와 수직 세부 처리기(30)에만 결합된 제어 유니트(20)가 도시된다.
일반적으로는, 휘도 처리기에 앞서서 수직 세부 신호를 코움 여파된 휘도 신호와 재결합하여, 두 휘도 신호가 모두 처리되는 것이 바람직하다. 그러나, 디지탈 수신기를 설계함에 있어서, 실제로는 휘도 처리기에 앞서서 수직 세부 신호를 재결합하도록 적용하기 위해 회로 기능을 분할하지는 않는다. 이 경우, 수직 세부 처리기(30)는 이 처리기가 휘도 처리 소자(18)의 제어 변화를 추적할 수 있도록 제어 입력 신호에 응답하게 설계되어야 한다. 예를들면, 휘도 처리 소자(38)에서의 콘트라스트 배율기가 휘도 샘플에 더 큰 이득을 적용하도록 지시되면 수직 세부 처리 소자는 수직 세부 신호에 더 큰 이득을 동시에 적용할 수 있어야 한다. 마찬가지로, 휘도 처리기(18)에서의 잡음 저감 회로가 신호 대역폭을 좁히도록 지시되면 수직 세부 처리기는 동시에 잡음 코어링 임계치를 증가시키도록 지시된다.
기능이 가변적이거나 프로그래밍 가능한 수직 세부 신호 처리기는 제2도에 도시된다. 제2도의 신호 처리기는 수직 신호를 코어링하고, 피킹하며, 페이징한 다음 이 신호를 그 자체에 다시 가산하여, 휘도 신호와 재결합되는 신호를 형성하게 된다. 코어링, 피킹 및 페어링 기능은 제3도에 도시되어 있다. 제3도에서, 입력 신호는 수평측과 관련되고 출력 신호는 수직축과 관련된다. 0에서 기준 1까지의 입력 신호의 경우, 출력 신호는 0으로 유지되고 이러한 형상을 코어링 이라 한다. 기준 1에서 기준 2까지의 입력값의 경우, 입력 신호는 상수 K2에 의해 스케일링 된다. 스케일링은 입력 신호를 스케일링 되지 않은 입력 신호에 부가하면 이러한 입력값 범위에 걸쳐서의 입력 신호와 관련하여 피킹되거나 증가된 결합 신호를 발생하는 경향이 있다. 기준 2와 점 0사이에서 입력 신호는 음의 계수로 스케일링 된다. 음의 계수의 크기는 상기의 상수 K2의 크기보다 통상적으로 작다. 기준 2와 점 0사이에서의 스케일링된 입력 신호를 스케일링 되지 않은 값에 가산하면 기준 2이상의 입력 값 범위에 걸쳐서의 입력 신호와 관련하여 페이링 되거나 감산된 결합 신호를 발생하게 된다. 결합된 신호는 0축과의 교차를 배제하도록 제한된다. 인가된 신호의 크기만을 처리한 후, 인가된 음의 입력 샘플과 대응하여 처리된 샘플의 극성을 변경시킴으로써 제2도의 처리기에 함수 대칭 이루어진다.
제2도에 있어서, 수직 세부 신호는 버스(35)상에 인가되어 절대값 회로(37)와 지연 소자(50)의 입력 포트에 루팅된다. 지연 소자(50)로부터 수직 세부 신호는 결합 소자(51)에 결합되고, 이 결합 회로(51)에서 수직 미세 신호는 2의 보수 회로(48)로부터의 처리된 수직 세부 신호와 결합되어, 코어링, 피킹 및 페어링 처리된 수직 세부 신호를 발생하게 된다. 이 신호는 예를들면 제어 유니트에 의해 제공되는 신호를 이득 계수 K3로 스케일링 하는 배율기나 스케일링 회로(52)에 인가된다. 지연 소자(50)는 입력 버스(35)와 결합 소자(51)사이에 삽입되어, 버스(35)와 2의 보수 회로(48) 사이의 병렬 수직 미세 신호처리 선로에서의 지연을 보상하게 된다.
절대값 히로(37)는 인가된 수직 미세 신호를 크기 값으로만 변환시킨다. 크기값 Xn은 감산기(39)에 인가된다. 제어 유니트로부터의 제1기준값 XR1(제3도에서의 기준 1과 대응함)은 감산기(39)의 감수 입력에 인가되어 신호차값(Xn-XR1)을 출력한다. 감산기(39)는 가산 회로 일수도 있으며, 제어 유니트에서부터 인가된 기준값 XR1은 음의 극성을 가진다.
감산기(39)로부터의 차값은 극성 변별기로서의 기능을 하도록 연결된 AND게이트(40)에 인가된다. 차값(Xn-XR1)의 신호비트는 AND게이트(40)의 반전 입력 단자에 인가되고, 차값의 값 비트는 비반전 입력 단자에 인가된다. 이러한 배열에서, AND게이트(40)는 양의 차 크기만을 통과시킨다(AND게이트(40)는 각각 신호 비트라인에 결합된 반전 입력을 구비하고 크기 비트라인 각각에 연결된 각각의 제2입력을 구비하는 N개의 병렬 2입력 AND게이트로 신현된다). AND게이트(40)로부터의 출력 신호는 기준값 XR1이상의 신호 크기값에 대해서만 0이 아닌 값을 가진다. 이와같이, 감산기(39)와 AND게이트(40) 결합부는 코어링 기능을 수행하는데 즉, 값 XR1이하의 크기의 저레벨 신호 변화 현상을 제거한다.
AND게이트(40)로부터의 크기값은 감산기 제어 유니트에서 이 감산기에서 결합된 제2기준값 XR2(제3도에서의 기준 2 내지 기준 1과 대응함)을 갖는다. 감산기(41)와 AND게이트(43)의 결합은 감산기(39)와 AND게이트(40)와 유사한 기능을 제공한다. 그러나 AND게이트(43)는 XR1과 XR2의 값의 합보다 큰 AND게이트(38)로부터의 입력 크기에 대해서만 0이 아닌 값을 가진다.
AND게이트(43)로부터의 출력값은 인가된 샘플을 계수 K1로 배율하거나 스케일링하는 스케일링 회로(45)에 인가된다. 스케일링 회로(45)는 고정된 스케일 계수를 가질 수 있거나 혹은, 제어 유니트로부터의 스케일 계수를 이용함으로써 프로그래밍 가능하게 만들어질 수 있다. 후자의 경우, 스케일링 회로(45)는 진정한 배율 로이거나 혹은, 프로그래밍 가능한 시프트 및 가산 배율기이다. 전자의 예에 있어서는, 스케일링 회로(45)는 단단히 결선된 시프트 및 가산 스케일링 회로이다. 다른 예로서, 스케일 계수가 고정된 2진 배수이거나 약수이면, 스케일링 회로(42)는 단단히 결선된 좌향 비트 시프트이거나 우향 비트 시프트여서, 이동된 각각의 비트 위치에 대해 각각 계수 2로 배율하거나 분할하는 효과를 나타내게 된다.
스케일링 회로(45)로부터의 스케일링된 크기값은 신호 결합 회로(46)의 제1입력 포트에 인가된다. AND게이트(40)에서부터 지연 소자(42)와 스케일링 회로(44)를 경유하여 결합된 샘플은 감산기(46)의 제2입력 포트에 인가되는데, 여기서 스케일링 계수(45)로부터의 샘플은 스케일링 회로(44)에 의해 스케일링된 샘플에서부터 감산된다. 지연 소자(42)는 AND게이트(40)로부터의 출력 포트와 신호 결합 회로(46)의 입력 포트 사이의 병렬 처리 선로에 의해 도입된 신호처리 시간에 있어서의 시간차를 보상한다. 스케일링 회로(44)는 스케일링 회로(45)와 유사하게 이루어져 있다. 하나의 특정의 실시예에서, 스케일 계수 K1과 K2는 각각 3/2과 1이며, 기준값 XR1과 XR2는 각각 십진수 4와 십진수 28이다. 절대값 회로(37)에 의해 발생된 크기값이 XR1이하일 경우, 감산기(46)의 출력은 0이다. 크기값이 XR1이상이고 XR2와 XR1의 합 이하일 때 AND게이트(43)는 모두 0값을 제공하고, 스케일링 회로(44,45)는 모두 출력에 신호를 제공하는데 기여하며 그중 하나는 양의 출력이고 다른 하나는 음의 출력이다. 따라서, 상기 크기가 XR1을 초과하고 XR1이상, XR2와 XR1과의 합 이하인 크기에 대해 이득 K2를 나타내며 XR2와 XR1의 합 이상의 크기에 대해 이득 K2-K1(차감계산에 의한)을 나타낼때까지 출력 응답이 0이다.
감산기(46)로부터의 신호는 AND게이트(47)에 인가되고, AND게이트(47)의 출력은 양의 값만을 제공한다. AND게이트(47)로부터의 출력 샘플은 2의 보수 회로(48)에 인가되는데, 2의 보수 회로(48)는 버스(35)에 음의 인가된 수직 미세 신호와 대응하는 처리된 크기를 산술적으로 무효화한다. 2의 보수 회로(48)는 지연 소자(49)에 의해 시간이 대충 지연된 특정 샘플과 대응하는 부호비트에 응답한다.
입력 단부에서의 절대값 회로와 상기 절대값 회로의 비선형 부분의 출력 단부에서의 2의 보수 회로는 대칭적 신호 처리를 제공한다. AND게이트(40)가 2의 보수 회로(48)의 입력에 직접 결합되면 출력 신호는 대칭적으로 코어링 된다. 스케이링 회로(44)를 이용하여 AND게이트(40)를 2의 보수회로(48)에 결합함으로써 이득 계수 K2로 배율된 코오링된 신호를 발생시킨다. 차회로와 극성 변별기(AND게이트(41), (43)와 같은 회로)의 병렬 결합을 AND게이트(40)와 2의 보수 회로(48)사이에 부가함으로써 부분별 선형 처리 기능을 첨가하게 된다. 끝으로, 처리된 신호를 다시 처리되지 않은 신호에 부가함으로써 피킹되고 페어링된 신호를 발생하게 된다.

Claims (15)

  1. 양의 값과 음의 값을 나타낼 수 있는 디지탈 신호를 인가하기 위한 수단을 포함하는 디지탈 비디오 신호 처리 장치에 있어서, 상기 디지탈 비디오 신호에 응답하여 상기 디지탈 신호의 절대값과 대응하는 신호를 발생하는 수단(37)과, 기준값 XR1의 소스(36)와, 상기 디지탈 신호의 절대값과 상기 기준값 XR1에 응답하여 그들 사이의 차값과 대응하는 신호를 발생하는 수단(39)과, 상기 차값에 응답하여 한 극성의 차값만을 통과시키는 극성 변별기(40)와, 입력 포트와 출력 포트를 가지며 그 입력에 인가된 신호 샘플들의 극성을 반전시키기 위해 디지탈 신호 인가 수단에서 발생하는 디지탈 신호 샘플 극성에 응답하는 극성 반전 회로(48)와, 상기 극성 변별기(40)를 상기 극성 반전 회로(48)의 입력 포트에 결합하기 위한 결합 수단(41-47)을 구비하며, 여기서 극성 반전 회로로부터의 출력신호가 기준값XR1에 따라서 함후적으로 대칭처리된 신호인 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
  2. 제1항에 있어서, 상기 극성 변별기(40)를 상기 극성 반전 회로(48)의 입력 포트에 결합하기 위한 수단(41) 내지 (47)은 인가된 스케일링 신호를 스케일 계수로 스케일링하고 극성 변별기(40)와 극성 반전 회로(48)에 각각 결합된 입력 포트와 출력 포트를 가지는 스케일링 회로(44)를 구비하는 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
  3. 제2항에 있어서, 상기 극성 변별기(40)를 상기 극성 반전 회로(48)의 입력 포트에 결합하기 위한 수단(41) 내지 (47)은 기준값 XR2의 소스(36)와, 상기 제1 및 제2입력포트에 인가된 샘플의 차값을 출력포트에 제공하기 위해 상기 극성 변별기(40)와 상기 기준값 XR2의 소스(36)에 각각 결합된 제1 및 제2입력 포트를 갖는 신호 결합 수단(41)과, 한 극성의 차값만을 통과시키기 위해 상기 신호 결합 수단의 출력포트에 결합된 제2극성 변별기(43)와, 제1 및 제2입력 포트와 출력포트를 갖는 제2신호 결합신호(46)과, 상기 제2신호 결합수단(46)의 제1입력 포트를 상기 스케일링 회로(44)의 출력 포트에 결합히기 위한 수단과, 상기 제2의 신호결합수단(46)의 제2입력 포트를 상기 제2의 극성 변별기(43)에 결합하기 위한 수단과, 상기 제2신호 결합수단(46)의 출력 포트를 상기 극성 반전 회로(48)의 입력 포트에 결합하기 위한 수단(47)를 더 구비하며, 여기서, 극성 반전 회로(48)에 의해 발생된 출력 신호는 부분별 선형의 대칭 처리된 신호인 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
  4. 제3항에 있어서, 제2극성 변별기(43)를 제2신호 결합수단(46)에 결합하기 위한 수단(45)은 인가된 신호를 상수로 스케일링 하기 위한 또 다른 스케일링 회로(45)를 포함하는 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
  5. 제3항에 있어서, 제2신호 결합 수단(46)을 극성 반전 회로(48)에 결합하기 위한 수단(47)은 제3극성 변별 회로(47)를 포함하는 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
  6. 제3항에 있어서, 적어도 디지탈 신호 입력값의 범위에 걸쳐서 대칭적으로 피킹된 결합 신호를 발생하기 위하여 디지탈 신호 인가 수단(35)에 각각 결합된 제1 및 제2입력 포트와 상기 극성 반전 회로(48)의 출력 포트를 구비한 제3신호 결합 회로(51)를 구비하는 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
  7. 제3항에 있어서, 상기 제2신호 결합 수단(46)은 상기 결합 수단의 제1 및 제2입력 포트에 인가된 신호를 감산적으로 결합하는 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
  8. 제3항에 있어서, 제2신호 결합 수단(46)의 제1입력 포트를 스케일링 회로(44)에 결합하기 위한 수단은 상기 제2신호 결합 회로(46)의 제1 및 제2입력 포트에서 발생하는 샘플의 신호지연에 있어서의 평형을 유지하기 위한 지연 소자(42)를 포함하는 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
  9. 디지탈 비디오 신호를 인가하는 수단을포함하는 디지탈 비디오 신호 처리 장치에 있어서, 제1기준값(XR1)과 제2기준값(XR2)을 인가하기 위한 수단(36)과, 상기 디지탈 비디오 신호에 응답하여 그로부터 상기 디지탈 비디오 신호의 절대값과 대응하는 신호를 발생하기 위한 수단(37)과, 각각의 기준 신호 입력 포트, 각각의 신호 입력 포토 및 각각의 출력 포트를 구비하고, 각각의 인가된 기준 신호값을 초과하는 인가된 입력 신호에 대해서만 한 극성의 출력 신호를 각각 제공하는 제1임계값 극성 변별기 수단(39,40) 및 제2임계 및 극성 변별기 수단(41,43)과, 제1임계 및 극성 변별기 수단(39,40)의 신호 입력 포트를 절대값 수단(37)에 결합하는 수단과, 제1임계 1극성 변별기 수단(39,40)의 기준 신호 입력 포트를 상기 제1기준값(XR1)을 인가하는 수단(36)에 결합하는 수단과, 상기 제2임계/극성 변별기 수단(41,43)의 기준 신호 입력 포트를 상기 제2기준값(XR2)을 인가하는 수단(36)에 결합하는 수단과, 신호 입력 및 출력 포트를 가지며, 상기 제2임계/극성 변별기 수단(41,43)의 출력 포트에 연결된 입력 포트를 갖는 신호 스케일링 수단(45)과, 상기 신호 스케일링 수단(45)의 출력 포트와 상기 제1임계/극성 변별기 수단(39,40)의 출력 포트에 각각 연결된 제1 및 제2입력 포트를 가지며, 처리된 디지탈 신호를 이용할 수 있는 출력 단자를 가지는 신호 결합 수단(46)을 포함하는 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
  10. 제9항에 있어서, 상기 제1임계 및 극성 변별기(39,40)와 제2극성 및 임계 변별기(41,43) 각각은 기준 신호 입력 포트와 신호 입력 포트에 각각 결합된 제1 및 제2입력 포트와 출력 포트를 가지며, 그 출력 포트에서 차신호를 제공하는 신호 결합 수단(39,41)과, 상기 차신호의 극성에 응답하여 제1극성의 차신호만을 통과시키는 게이팅 회로(40,43)를 포함하는 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
  11. 제9항에 있어서, 상기 신호 결합 수단(46)의 출력 단자에 결합된 입력 포트를 가지며, 2의 보수 회로(48)에 인가되어 처리된 신호와 대응하는 입력 신호의 극성에 응답하는 2의 보수 회로(48)를 포함하는 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
  12. 제11항에 있어서, 상기 2의 보수 회로(48)와 상기 디지탈 비디오 신호 인가수단(36)에 각각 결합된 제1 및 제2입력 포트를 가지며, 피크된 디지탈 비디오 신호를 이용할 수 있는 출력 포트를 가지는 신호 결합 수단(51)을 포함하는 것을 특징으로 하는 디지탈 비디오 신호처리 장치.
  13. 제9항에 있어서, 상기 신호 결합 수단(46)의 출력 단자와 상기 디지탈 비디오 신호 인가수단(35)에 각각 결합된 제1 및 제2입력 포트를 가지며, 피크된 디지탈 비디오 신호가 발생되는 출력 포트를 갖는 제2신호 결합수단(51)을 포함하는 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
  14. 제13항에 있어서, 상기 제2신호 결합 수단(51)은 상기 디지탈 비디오 신호 인가 수단(35)에서 발생하는 신호의 극성에 응답하여 2의 보수 회로(47)를 포함하는 수단(47,48)에 의해 상기 신호 결합 수단(46)의 출력 단자에 결합되는 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
  15. 제9항, 제10항, 또는 제12항에 있어서, 상기 신호 스케일링 수단(45)에 연결된 신호 결합 수단(46)과 제1임계/극성 변별기 수단(39,40)은 제2신호 스케일링 회로(44)를 통해 변별기 수단(39,40)에 결합되는 것을 특징으로 하는 디지탈 비디오 신호 처리 장치.
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