JPS61198909A - スイツチトキヤパシタ自動線路等化器 - Google Patents
スイツチトキヤパシタ自動線路等化器Info
- Publication number
- JPS61198909A JPS61198909A JP60039151A JP3915185A JPS61198909A JP S61198909 A JPS61198909 A JP S61198909A JP 60039151 A JP60039151 A JP 60039151A JP 3915185 A JP3915185 A JP 3915185A JP S61198909 A JPS61198909 A JP S61198909A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- period
- gain control
- switched
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0202—Two or more dimensional filters; Filters for complex signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明に４線式加入者線を用いてディジタル伝送を行う
ときに使用されるスイッチトキャパシタ自動線路等化器
に関する。
ときに使用されるスイッチトキャパシタ自動線路等化器
に関する。
スイッチトキャパシタ（以下ＳＣと略：ｆ、 ）’を用
いた従来の線路等化器の一例がＰｒｏｃ、 ＩＥＥＥＣ
ｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｃｌ Ｃ１ｒｃｕｉｔ
Ｃｏｎｆｅｒｅｎｃｅ Ｑ）第２６４頁−第２６８頁
の１． Ｋｕｒａｉｓｈｉ 等の論文“ＡＳＷＩＴＣＨ
ＥＤ ＣＡＰＡＣＩＴＯＲＡＤＡＰＴＩＶＥＬＩＮＥ
ＥＱＵＡＬＩＺＥＲＦ’ＯＩ（Ａ ＨＩＧＥ−８ＰＥ
ＥＤＤＩＧＩＴＡＬ ５ＵＢＳＣ）（、ＩＢＥＲ，ＬＯ
ＯＰ’に提ｉさｆｌている。キヤパシタの容量値を切替
えることに工り行われる。すなわち、複数の枝キャパシ
タを並列に接続したキャパシタアレーを用いて枝キャパ
シタの組合せをスイッチにより切替えるものである。
いた従来の線路等化器の一例がＰｒｏｃ、 ＩＥＥＥＣ
ｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｃｌ Ｃ１ｒｃｕｉｔ
Ｃｏｎｆｅｒｅｎｃｅ Ｑ）第２６４頁−第２６８頁
の１． Ｋｕｒａｉｓｈｉ 等の論文“ＡＳＷＩＴＣＨ
ＥＤ ＣＡＰＡＣＩＴＯＲＡＤＡＰＴＩＶＥＬＩＮＥ
ＥＱＵＡＬＩＺＥＲＦ’ＯＩ（Ａ ＨＩＧＥ−８ＰＥ
ＥＤＤＩＧＩＴＡＬ ５ＵＢＳＣ）（、ＩＢＥＲ，ＬＯ
ＯＰ’に提ｉさｆｌている。キヤパシタの容量値を切替
えることに工り行われる。すなわち、複数の枝キャパシ
タを並列に接続したキャパシタアレーを用いて枝キャパ
シタの組合せをスイッチにより切替えるものである。
このようなＳＣ等化器においては次のような問題が生じ
る。まず、容量値の切替えにおいてに枝キャパシタの組
合せを変えるためスパイス性の雑音と過度現象を生じる
。また、最大４５ｄＢ程度の利得を等化器の部分のみで
実現することは難しく。
る。まず、容量値の切替えにおいてに枝キャパシタの組
合せを変えるためスパイス性の雑音と過度現象を生じる
。また、最大４５ｄＢ程度の利得を等化器の部分のみで
実現することは難しく。
通常、他のブロックに利得を配分する。この場合の利得
調整は６ｄＢあるいは１２ｄＢ単位で行われるため、こ
のブロックにおける利得切替えによ、りゃはり過度現象
を生じる。これらの雑音や過度現象は伝送品質を著しく
劣化させる。
調整は６ｄＢあるいは１２ｄＢ単位で行われるため、こ
のブロックにおける利得切替えによ、りゃはり過度現象
を生じる。これらの雑音や過度現象は伝送品質を著しく
劣化させる。
一方、２＠式のディジタル伝送は送信と受信とが交互に
行われるビンボン伝送であるため１例えば、＃ｊ路等化
器を受信中に使用するときに容量や利得の切替えを送信
中に行えは上述の間＠μ生じない。これに対して、４線
式伝送でに、信号を常時受信している沈めＳＣ等化器を
直接適用することは不可能である。
行われるビンボン伝送であるため１例えば、＃ｊ路等化
器を受信中に使用するときに容量や利得の切替えを送信
中に行えは上述の間＠μ生じない。これに対して、４線
式伝送でに、信号を常時受信している沈めＳＣ等化器を
直接適用することは不可能である。
ｃ問題点を解決する九めの手段〕
本発明の目的は４線式伝送に適用可能な８Ｃ自動線路等
化器を提供することにある。
化器を提供することにある。
本発明の基本的な構成は、利得可変を行うブロックを全
て二重化するものである。二重化されたブロックを人お
よびＢとし、入力は双方のブロックに通す。ブロックＡ
からの信号を取り出して処理している間にブロックＢの
容量や利得を切替える。このブロックＢｖｃおけるスパ
イク性雑音や、過度現象が収束したあとでブロックＢか
らの信号を取り出し、ブロック人からの信号は使用しな
い。
て二重化するものである。二重化されたブロックを人お
よびＢとし、入力は双方のブロックに通す。ブロックＡ
からの信号を取り出して処理している間にブロックＢの
容量や利得を切替える。このブロックＢｖｃおけるスパ
イク性雑音や、過度現象が収束したあとでブロックＢか
らの信号を取り出し、ブロック人からの信号は使用しな
い。
また、二重化されたブロックについては時分割多重処理
に工り回路規模を低減する。さらに、複数の信号速度に
対してはＳＣ回路のクロック周波数と容量の値を切替え
ること（（より各速度毎に最適な特性’２Ｗ現している
。
に工り回路規模を低減する。さらに、複数の信号速度に
対してはＳＣ回路のクロック周波数と容量の値を切替え
ること（（より各速度毎に最適な特性’２Ｗ現している
。
次に因面を参照して本発明について詳細に説明する。第
１図は本発明の一実施例を示すブロック図である。図に
おいて、プレフィルタ１およびポストフィルタ１０は標
本化による折り返えしの除去およびスムージングを行な
い、それぞれ抵抗およびキャパシタを有するアクティブ
Ｒ，Ｃフィルタで構成される。フラット自動利得制御回
路（Ｆｌａｔ−ＡＧＣ）２はＱｄＢと１２ｄｓとの利得
の切替えを行い。
１図は本発明の一実施例を示すブロック図である。図に
おいて、プレフィルタ１およびポストフィルタ１０は標
本化による折り返えしの除去およびスムージングを行な
い、それぞれ抵抗およびキャパシタを有するアクティブ
Ｒ，Ｃフィルタで構成される。フラット自動利得制御回
路（Ｆｌａｔ−ＡＧＣ）２はＱｄＢと１２ｄｓとの利得
の切替えを行い。
平担な振幅特性を有する。さらに１本実施例は、微調整
用自動利得制御回路（Ｆ−ＡＧＣ）４ と粗調整用自
動利得制御回路ＣＣ−ＡＧＣ（１１およびＣ−ＡＧＣ（
り）５および６と、サンプルホールド回路（３Ｈ）７、
！：、１００％ コサインのロールオフフィルタ８と、
ＳＣ回路により構成される低域通過フィルタ回路（ＬＰ
Ｆ） ３ ｋよび９とを有する。ＬＰＦ３および９にプ
レフィルタ１およびポストフィルタ１゜の回路規模を低
減するために設けられる。プレフィルタ１およびポスト
フィルタ１ｏ以外は全てＳＣ回路で構成される。さらに
、不実施例に、プレフィルタ１０カツトオ７ を入力する端子１１と，ＳＣ回路にクロック信号を供給
するための端子１２〜１５とを有する。回路２〜６が利
得切替えを行う友めに二重化され°Ｃいる。第１図の例
では信号速度（ビットレート）は５ ６ ｋｂ／ｓ ツ
メインレート１ 、 ９．６ｋｂ／ｓ 、 ４．８ｋ
ｂ／ｓおよび２，４ｋｂ／ｓ の３つのサブレートと
の４種類である。第１図の各回路を構成するＳＣ回路の
クロック周波数は第３図の表に示す通りである。ただし
、時分割多重により二重化を行う場合にはその回路のク
ロック周波数は２倍になる。
用自動利得制御回路（Ｆ−ＡＧＣ）４ と粗調整用自
動利得制御回路ＣＣ−ＡＧＣ（１１およびＣ−ＡＧＣ（
り）５および６と、サンプルホールド回路（３Ｈ）７、
！：、１００％ コサインのロールオフフィルタ８と、
ＳＣ回路により構成される低域通過フィルタ回路（ＬＰ
Ｆ） ３ ｋよび９とを有する。ＬＰＦ３および９にプ
レフィルタ１およびポストフィルタ１゜の回路規模を低
減するために設けられる。プレフィルタ１およびポスト
フィルタ１ｏ以外は全てＳＣ回路で構成される。さらに
、不実施例に、プレフィルタ１０カツトオ７ を入力する端子１１と，ＳＣ回路にクロック信号を供給
するための端子１２〜１５とを有する。回路２〜６が利
得切替えを行う友めに二重化され°Ｃいる。第１図の例
では信号速度（ビットレート）は５ ６ ｋｂ／ｓ ツ
メインレート１ 、 ９．６ｋｂ／ｓ 、 ４．８ｋ
ｂ／ｓおよび２，４ｋｂ／ｓ の３つのサブレートと
の４種類である。第１図の各回路を構成するＳＣ回路の
クロック周波数は第３図の表に示す通りである。ただし
、時分割多重により二重化を行う場合にはその回路のク
ロック周波数は２倍になる。
信号速度の切替えに対して全てのＳＣ回路に供給するク
ロック周波数音切替える。この他、Ｃ−ＡＧＣ（１）５
ｉメインレートとサブレートとで容量を切替える。
ロック周波数音切替える。この他、Ｃ−ＡＧＣ（１）５
ｉメインレートとサブレートとで容量を切替える。
Ｃ − Ａ Ｇ Ｃ（２）６はサブレートのみで使用し
、各信号速度毎に容量を切替える。ＬＰＦ９ではメイン
レートとサブレートとの間で容ｉｔ切替える。
、各信号速度毎に容量を切替える。ＬＰＦ９ではメイン
レートとサブレートとの間で容ｉｔ切替える。
第２図は各種信号速度に対する各回路の振幅−周波数特
性を示す。同図（ａ１〜（ｆｌはそれぞれプレフィルタ
１ ） Ｌ Ｐ Ｆ ３， Ｆ−ＡＧＣ４とＣ−ＡＧ
Ｃ， ロールオフフィルタ、ＬＰＦ９，およびポスト
フィルタ１０の特性を示す。Ｆ−ＡＧＣ４とＣ−ＡＧＣ
５および６とはそれぞれ１６ステツプの特性を有し、合
計２５６ステツプのａ特性を実現している。
性を示す。同図（ａ１〜（ｆｌはそれぞれプレフィルタ
１ ） Ｌ Ｐ Ｆ ３， Ｆ−ＡＧＣ４とＣ−ＡＧ
Ｃ， ロールオフフィルタ、ＬＰＦ９，およびポスト
フィルタ１０の特性を示す。Ｆ−ＡＧＣ４とＣ−ＡＧＣ
５および６とはそれぞれ１６ステツプの特性を有し、合
計２５６ステツプのａ特性を実現している。
次に回路２〜７の詳細をそれぞれ第４図〜第９図に示す
。また、各部の信号を第１０因〜第１３図に示す。第４
図１ｃおいて、Ｆ ｌａｔ 、 ＡＧＣ ２ の出力は
クロックφ１１に応答するスイッチが閉じている半クロ
ツク周期の区間で出力される。第５図において，ＬＰＦ
３の入力部ではクロックφ１１に応答するスイッチが開
く直前の値を標本化して処理を行なう。チャネル切替え
のためのクロックφ、□およびφＩＢに応答するスイッ
チはクロックφ１１が（高→低）の−周期で閉じる。Ｌ
ＰＦ３の出方は一周期の途中で変化するが、後段のＦ−
ＡＧＣ４では一周期お後半の１点を標本化するため、こ
の変化は問題とならない．、第６図において、Ｆ−ＡＧ
Ｃ４におけるチャネル切替えのためのクロックφ’３Ａ
およびφ’３Ｂ に応答するスイッチはクロックφ３
２の（高→低）の−周期で閉じる。これはＦ−ＡＧＣ４
とＣ−ＡＧＣ５および６で共通のクロックφ３１および
φ３２ヲ使用するとともにＣ−ＡＧＣ５に対しては入力
信号がクロックφ３２の（高−低）の−周期で保持され
ている必要があるためである。第７図において、Ｃ−Ａ
ＧＣ５の回路構成では、多重化の九めに新たにクロック
φ３１ａ、φ３２ａ、φ３１ｂおよびφａｚｂが必要と
なる。これは入力からＷ、２段目の演算増幅器への信号
パスが正相と逆相であり、この間でチャネル当り１クロ
ツクの時間差を与える必要があるためである。第１段目
の演算増幅器についても同様である。Ｃ−ＡＧＣ５の出
力もＬＰＦ ３と同様に、１周期の途中で変化するが、
これも次段のＣ−ＡＧＣ６でクロックφ３２のスイッチ
が閉じている区間の信号のみを取り込むため問題ではな
い。
。また、各部の信号を第１０因〜第１３図に示す。第４
図１ｃおいて、Ｆ ｌａｔ 、 ＡＧＣ ２ の出力は
クロックφ１１に応答するスイッチが閉じている半クロ
ツク周期の区間で出力される。第５図において，ＬＰＦ
３の入力部ではクロックφ１１に応答するスイッチが開
く直前の値を標本化して処理を行なう。チャネル切替え
のためのクロックφ、□およびφＩＢに応答するスイッ
チはクロックφ１１が（高→低）の−周期で閉じる。Ｌ
ＰＦ３の出方は一周期の途中で変化するが、後段のＦ−
ＡＧＣ４では一周期お後半の１点を標本化するため、こ
の変化は問題とならない．、第６図において、Ｆ−ＡＧ
Ｃ４におけるチャネル切替えのためのクロックφ’３Ａ
およびφ’３Ｂ に応答するスイッチはクロックφ３
２の（高→低）の−周期で閉じる。これはＦ−ＡＧＣ４
とＣ−ＡＧＣ５および６で共通のクロックφ３１および
φ３２ヲ使用するとともにＣ−ＡＧＣ５に対しては入力
信号がクロックφ３２の（高−低）の−周期で保持され
ている必要があるためである。第７図において、Ｃ−Ａ
ＧＣ５の回路構成では、多重化の九めに新たにクロック
φ３１ａ、φ３２ａ、φ３１ｂおよびφａｚｂが必要と
なる。これは入力からＷ、２段目の演算増幅器への信号
パスが正相と逆相であり、この間でチャネル当り１クロ
ツクの時間差を与える必要があるためである。第１段目
の演算増幅器についても同様である。Ｃ−ＡＧＣ５の出
力もＬＰＦ ３と同様に、１周期の途中で変化するが、
これも次段のＣ−ＡＧＣ６でクロックφ３２のスイッチ
が閉じている区間の信号のみを取り込むため問題ではな
い。
第８図において、Ｃ−ＡＧＣ６のチャネル切替え信号は
クロックφ３ムおよび３Ｂとφ′３ムおよび３Ｂ’との
いずれでもよいが、クロックφ３ムおよびａｎｔ使用す
るとやはり１周期の途中で変形する。これも次段の８Ｈ
７で１点を標本化するため問題とにならない。さらに、
第９図において、８Ｈ７は長い周期で標本化するチャネ
ルを切替えるため、クロックφ３１Ａおよび３２ムは長
い周期で位相が変化する。
クロックφ３ムおよび３Ｂとφ′３ムおよび３Ｂ’との
いずれでもよいが、クロックφ３ムおよびａｎｔ使用す
るとやはり１周期の途中で変形する。これも次段の８Ｈ
７で１点を標本化するため問題とにならない。さらに、
第９図において、８Ｈ７は長い周期で標本化するチャネ
ルを切替えるため、クロックφ３１Ａおよび３２ムは長
い周期で位相が変化する。
第１３図に示すように、チャネルＡからＢに切替える。
以上、本発明には、集積化に適したＳＣ回路を用いて４
１／ｓ式自動線路等化器を構成できるという効果がある
。ま九時分割多重処理により回路規模を低減できる。さ
らに、信号速度に対して、変更する容量の数が少なく伺
種類かの信号速度に対して同一のＬＳＩチップを用いて
外部制御により等化が行なえるという効果がある。
１／ｓ式自動線路等化器を構成できるという効果がある
。ま九時分割多重処理により回路規模を低減できる。さ
らに、信号速度に対して、変更する容量の数が少なく伺
種類かの信号速度に対して同一のＬＳＩチップを用いて
外部制御により等化が行なえるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
各回路の振幅−周波数特性を示す図、第３図は各回路の
クロック周波数を示す図、第４図〜第９図はそれぞれ本
要施例に用いるＦｌａｔ−ＡＧＣ２、ＬＰＦ３．Ｆ−Ａ
ＧＣ４，Ｃ−ＡＧＣ５，Ｃ−ＡＧＣ６およびＳＨ７の詳
細を示す回路図、＠１０図〜第１３図は本実施例の動作
を示す波形図である。 図において、１・・・・・・プレフィルタ、２・・・・
・・Ｆｌａｔ−ＡＧＣＴｈ３，９・・・・・・ＬＰＦ、
４・・・・・・Ｆ−ＡＧＣ，５゜６・・・・・・Ｃ−Ａ
ＧＣ，７・・・・・・８Ｈ％ ８・・・・・・ロールオ
フフィルタ、１０・・・・・・ポストフィルタ。 代理人 弁理士 内 原 普・ 予２０ 竿５功 Ｙ→侶
各回路の振幅−周波数特性を示す図、第３図は各回路の
クロック周波数を示す図、第４図〜第９図はそれぞれ本
要施例に用いるＦｌａｔ−ＡＧＣ２、ＬＰＦ３．Ｆ−Ａ
ＧＣ４，Ｃ−ＡＧＣ５，Ｃ−ＡＧＣ６およびＳＨ７の詳
細を示す回路図、＠１０図〜第１３図は本実施例の動作
を示す波形図である。 図において、１・・・・・・プレフィルタ、２・・・・
・・Ｆｌａｔ−ＡＧＣＴｈ３，９・・・・・・ＬＰＦ、
４・・・・・・Ｆ−ＡＧＣ，５゜６・・・・・・Ｃ−Ａ
ＧＣ，７・・・・・・８Ｈ％ ８・・・・・・ロールオ
フフィルタ、１０・・・・・・ポストフィルタ。 代理人 弁理士 内 原 普・ 予２０ 竿５功 Ｙ→侶
Claims (7)
- （１）４線式加入者線を用いたディジタル伝送に用いら
れ複数の抵抗、スイッチ、キャパシタおよび演算増幅器
から構成され特性可変用抵抗またはキャパシタの値を自
動的に可変することにより特性が変化する特性可変ブロ
ックを少なくとも１つ有する線路等化器において、前記
特性可変ブロックを二重化したことを特徴とするスイッ
チトキャパシタ自動線路等化器。 - （２）入力信号を二重化された前記特性可変ブロックに
同時に入力し、この二重化特性可変ブロックの一方が出
力している間に他方のブロックにおいて前記特性可変用
抵抗またはキャパシタを可変することを特徴とする特許
請求の範囲第（１）項記載のスイッチトキャパシタ自動
線路等化器。 - （３）前記二重化特性可変ブロックが、１つの特性可変
ブロックを時分割で使用することにより構成されたこと
を特徴とする特許請求の範囲第（１）項記載のスイッチ
トキャパシタ自動線路等化器。 - （４）第１のアナログ低域通過フィルタ回路と、平担利
得制御回路と、第１の低域通過フィルタ回路と、微調利
得制御回路と、粗調利得制御回路と、サンプルホールド
回路と、ロールオフフィルタ回路と、第２低域通過フィ
ルタと、第２のアナログ低域通過フィルタ回路とを含む
ことを特徴とする特許請求の範囲第（１）項記載のスイ
ッチトキャパシタ自動線路等化器。 - （５）異なるビットレートを有するディジタル信号に対
して前記第１のアナログ低域通過フィルタのカットオフ
周波数を可変し残りの他の回路については標本化周波数
を切替えるとともに前記粗調利得制御回路および前記第
２の低域通過フィルタ回路の特性可変用キャパシタを切
替えることを特徴とする特許請求の範囲第（４）項記載
のスイッチトキャパシタ自動線路等化器。 - （６）前記サンプルホールド回路に供給するクロック信
号の位相を切替えることにより前記粗調利得制御回路か
ら出力される二重化信号のうちの一方を該クロック信号
の周期よりも長い周期で交互にサンプルホールド回路で
取り出すことを特徴とする特許請求の範囲第（４）項記
載のスイッチトキャパシタ自動線路等化器。 - （７）前記平担利得制御回路および前記第１の低域通過
フィルタ回路はクロック信号φ＿１＿１およびφ＿１＿
２で駆動され、該平担利得制御回路の出力は該クロック
信号φ＿１＿１に応答するスイッチが閉じている期間に
得られ、該第１の低域通過フィルタ回路の入力部では前
記クロック信号φ＿１＿１に応答するスイッチが開く直
前の入力信号がサンプリングされ演算増幅器の出力から
入力に直接帰還される積分容量は前記クロック信号φ＿
１＿１に応答するスイッチが閉状態の期間およびこれに
続く開状態の期間からなる一周期内で切替えられ出力は
この一周期で得られ、前記微調利得制御回路はクロック
信号φ＿３＿１およびφ＿３＿２で駆動され入力部では
該クロック信号φ＿３＿１に応答するスイッチが開く直
前の時点で前記クロック信号φ＿１＿２に応答するスイ
ッチが閉じている期間に入力信号がサンプリングされ積
分容量は前記クロック信号φ＿３＿２に応答するスイッ
チが閉状態の期間およびこれに続く開状態の期間からな
る一周期内で切替えられ出力はこの一周期で得られ、前
記粗調利得制御回路はクロック信号φ＿３＿１、φ＿３
＿２、φ＿３＿１＿ａ、φ＿３＿１＿ｂおよびφ＿３＿
２＿ｂで駆動され前記クロック信号φ＿３＿１＿ａおよ
びφ＿３＿１＿ｂは前記クロック信号φ＿３＿１を分周
したクロック信号であり前記クロック信号φ＿３＿２＿
ａおよびφ＿３＿２＿ｂは前記クロック信号φ＿３＿２
を分周したクロック信号であり入力部に接続された正相
積分器は前記クロックφ＿３＿１＿ａ、φ＿３＿２＿ａ
、φ＿３＿１＿ｂおよびφ＿３＿２＿ｂで駆動され積分
容量は前記クロック信号φ＿３＿１に応答するスイッチ
が閉状態の期間およびこれに続く開状態の期間からなる
一周期内で切替えられ、出力はこの一周期で得られ、前
記サンプルホールド回路はクロックφ＿３＿１＿Ａおよ
びφ＿３＿２＿Ａで駆動されこれらのクロック信号φ＿
３＿１＿Ａおよびφ＿３＿２＿Ａは前記クロック信号φ
＿３＿１を分周したクロック信号であり前記クロック信
号φ＿３＿１＿Ａに応答するスイッチが開く直前の時点
で前記クロック信号φ＿３＿２に応答するスイッチが閉
じている期間に入力信号がサンプリングされ前記クロッ
ク信号φ＿３＿１＿Ａおよびφ＿３＿２＿Ａの位相がこ
れらのクロック信号の周期よりも長い周期で切替えられ
二重化された信号のうちサンプリングされる信号が切替
えられることを特徴とする特許請求の範囲第（４）項記
載のスイッチトキャパシタ自動線路等化器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039151A JPS61198909A (ja) | 1985-02-28 | 1985-02-28 | スイツチトキヤパシタ自動線路等化器 |
| CA000502872A CA1241710A (en) | 1985-02-28 | 1986-02-27 | Switched capacitor adaptive line equalizer |
| US06/834,682 US4768205A (en) | 1985-02-28 | 1986-02-28 | Switched capacitor adaptive line equalizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039151A JPS61198909A (ja) | 1985-02-28 | 1985-02-28 | スイツチトキヤパシタ自動線路等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198909A true JPS61198909A (ja) | 1986-09-03 |
| JPH0324087B2 JPH0324087B2 (ja) | 1991-04-02 |
Family
ID=12545105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039151A Granted JPS61198909A (ja) | 1985-02-28 | 1985-02-28 | スイツチトキヤパシタ自動線路等化器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4768205A (ja) |
| JP (1) | JPS61198909A (ja) |
| CA (1) | CA1241710A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04312014A (ja) * | 1991-04-11 | 1992-11-04 | Matsushita Electric Ind Co Ltd | スイッチトキャパシタフィルタおよびその回路 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU604797B2 (en) * | 1986-12-27 | 1991-01-03 | Sony Corporation | Filter adjustment apparatus and method |
| FR2623670B1 (fr) * | 1987-11-24 | 1990-03-09 | Trt Telecom Radio Electr | Circuit analogique pour modem en bande de base |
| US5300838A (en) * | 1992-05-20 | 1994-04-05 | General Electric Co. | Agile bandpass filter |
| DE4418296A1 (de) * | 1994-05-26 | 1995-11-30 | Abb Patent Gmbh | Netzankopplung für Einrichtungen zur Datenübertragung über ein elektrisches Verteilnetz |
| US5703903A (en) * | 1995-07-31 | 1997-12-30 | Motorola, Inc. | Method and apparatus for adaptive filtering in a high interference environment |
| DE19735752A1 (de) * | 1997-08-18 | 1999-02-25 | Siemens Ag | Verfahren zur Störunterdrückung eines bipolaren Datenstroms und Schaltungsanordnung zur Durchführung des Verfahrens |
| US6188721B1 (en) | 1998-04-17 | 2001-02-13 | Lucent Technologies, Inc. | System and method for adaptive equalization of a waveform independent of absolute waveform peak value |
| US20050116768A1 (en) * | 2000-01-21 | 2005-06-02 | Jens Sauerbrey | Amplifier or filter circuit in switched capacitor circuit logic and method for amplifying or filtering signals |
| DE60131067T2 (de) | 2001-12-05 | 2008-05-15 | Verigy (Singapore) Pte. Ltd. | Leitungsentzerrer zur Kompensation von Droop-Effekten |
| JP3843942B2 (ja) * | 2002-12-25 | 2006-11-08 | 株式会社デンソー | Ｄ／ａ変換器およびａ／ｄ変換器 |
| US7616052B1 (en) * | 2003-03-04 | 2009-11-10 | National Semicondcutor Corporation | Fast adapting filter |
| US7656226B2 (en) * | 2006-03-31 | 2010-02-02 | Intel Corporation | Switched capacitor equalizer with offset voltage cancelling |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2482808B1 (fr) * | 1980-05-14 | 1986-11-14 | Labo Electronique Physique | Systeme adaptatif de reception de donnees numeriques a compensation des distorsions d'amplitude et de phase introduites par le canal de transmission des donnees |
| JPS60260222A (ja) * | 1984-06-07 | 1985-12-23 | Nec Corp | 適応可変スイツチトキヤパシタフイルタ |
-
1985
- 1985-02-28 JP JP60039151A patent/JPS61198909A/ja active Granted
-
1986
- 1986-02-27 CA CA000502872A patent/CA1241710A/en not_active Expired
- 1986-02-28 US US06/834,682 patent/US4768205A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04312014A (ja) * | 1991-04-11 | 1992-11-04 | Matsushita Electric Ind Co Ltd | スイッチトキャパシタフィルタおよびその回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4768205A (en) | 1988-08-30 |
| JPH0324087B2 (ja) | 1991-04-02 |
| CA1241710A (en) | 1988-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61198909A (ja) | スイツチトキヤパシタ自動線路等化器 | |
| GB2149990A (en) | A semiconductor integrated circuit | |
| JP2835349B2 (ja) | サンプルホールド装置 | |
| JPH0345570B2 (ja) | ||
| US5363102A (en) | Offset-insensitive switched-capacitor gain stage | |
| JPS6162241A (ja) | スイツチトキヤパシタ自動線路等化器 | |
| Chang et al. | Universal active filter with current gain using OTAs | |
| US6831506B1 (en) | Reconfigurable filter architecture | |
| US4918397A (en) | Gain control circuit | |
| US4218665A (en) | Band-pass filter | |
| JPH0247891B2 (ja) | ||
| JPS63191408A (ja) | 濾波器 | |
| JPS61276410A (ja) | 対称有限インパルス応答フイルタ | |
| KR850005933A (ko) | 디지탈 비데오 휘도신호처리용 회로 | |
| Perez-Aloe et al. | Programmable time-multiplexed switched-capacitor variable equalizer for arbitrary frequency response realizations | |
| US4755779A (en) | Synchronous filter with switched capacitances | |
| EP0729228B1 (en) | Basic cell for programmable analog time continuous filter | |
| JPS59167109A (ja) | 二端子インピ−ダンス回路 | |
| Rahim et al. | A high-performance custom standard-cell CMOS equalizer for telecommunications applications | |
| JPS586612A (ja) | 回路特性制御装置 | |
| JPH08125495A (ja) | アナログ入力選択回路 | |
| JP2001111358A (ja) | アナログ演算増幅回路 | |
| JPH0744425B2 (ja) | デイジタル濾波回路 | |
| EP0595393B1 (en) | Continuous-time analog signal filter arrangement, for use as an equalizer | |
| RU2172554C2 (ru) | Дельта-кодек |