JPH0324087B2 - - Google Patents
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- JPH0324087B2 JPH0324087B2 JP60039151A JP3915185A JPH0324087B2 JP H0324087 B2 JPH0324087 B2 JP H0324087B2 JP 60039151 A JP60039151 A JP 60039151A JP 3915185 A JP3915185 A JP 3915185A JP H0324087 B2 JPH0324087 B2 JP H0324087B2
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- JP
- Japan
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- period
- clock signal
- capacitor
- pass filter
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- 239000003990 capacitor Substances 0.000 claims description 24
- 230000005540 biological transmission Effects 0.000 claims description 9
- 238000005070 sampling Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000011045 prefiltration Methods 0.000 description 6
- 230000001052 transient effect Effects 0.000 description 4
- 108091006418 SLC25A13 Proteins 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0202—Two or more dimensional filters; Filters for complex signals
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は４線式加入者線を用いてデイジタル伝
送を行うときに使用されるスイツチトキヤパシタ
自動線路等化器に関する。
送を行うときに使用されるスイツチトキヤパシタ
自動線路等化器に関する。
〔従来の技術〕
スイツチトキヤパシタ（以下SCと略す）を用
いた従来の線路等化器の一例がProc.IEEE
Custom Integratecl Circuit Conferenceの第264
頁−第268頁のr.Kuraishi等の論本
“ASWITCHED CAPACITOR ADAPTIVE
LINE EQUALIZER FOR Ａ HIGE−SPEED
DIGITAL SUBSCRIBER LOOP”に提案され
ている。キヤパシタの容量値を切替えることによ
り行われる。すなわち、複数の枝キヤパシタを並
列に接続したキヤパシタアレーを用いて枝キヤパ
シタの組合せをスイツチにより切替えるものであ
る。
いた従来の線路等化器の一例がProc.IEEE
Custom Integratecl Circuit Conferenceの第264
頁−第268頁のr.Kuraishi等の論本
“ASWITCHED CAPACITOR ADAPTIVE
LINE EQUALIZER FOR Ａ HIGE−SPEED
DIGITAL SUBSCRIBER LOOP”に提案され
ている。キヤパシタの容量値を切替えることによ
り行われる。すなわち、複数の枝キヤパシタを並
列に接続したキヤパシタアレーを用いて枝キヤパ
シタの組合せをスイツチにより切替えるものであ
る。
このようなSC等化器においては次のような問
題が生ずる。まず、容量値の切替えにおいては枝
キヤパシタの組合せを変えるためスパイク性の雑
音と過渡現象を生じる。また、最大45dB程度の
利得を等化器の部分のみで実現することは難し
く、通常、他のブロツクに利得を配分する。この
場合の利得調整は6dBあるいは12dB単位で行わ
れるため、このブロツクにおける利得切替えによ
りやはり過渡現象を生じる。これらの雑音や過渡
現象は伝送品質を著しく劣化させる。
題が生ずる。まず、容量値の切替えにおいては枝
キヤパシタの組合せを変えるためスパイク性の雑
音と過渡現象を生じる。また、最大45dB程度の
利得を等化器の部分のみで実現することは難し
く、通常、他のブロツクに利得を配分する。この
場合の利得調整は6dBあるいは12dB単位で行わ
れるため、このブロツクにおける利得切替えによ
りやはり過渡現象を生じる。これらの雑音や過渡
現象は伝送品質を著しく劣化させる。
一方、２線式のデイジタル伝送は送信と受信と
が交互に行われるピンポン伝送であるため、例え
ば、線路等化器を受信中に使用するときは容量や
利得の切替えを送信中に行えば上述の問題は生じ
ない。これに対して、４線式伝送では、信号を常
時受信しているためSC等化器を直接適用するこ
とは不可能である。
が交互に行われるピンポン伝送であるため、例え
ば、線路等化器を受信中に使用するときは容量や
利得の切替えを送信中に行えば上述の問題は生じ
ない。これに対して、４線式伝送では、信号を常
時受信しているためSC等化器を直接適用するこ
とは不可能である。
本発明の目的は４線式伝送に適用可能なSC自
動線路等化器を提供することにある。
動線路等化器を提供することにある。
本発明の基本的な構成は、利得可変を行うブロ
ツクを全て二重化するものである。二重化された
ブロツクをＡおよびＢとし、入力は双方のブロツ
クに通す。ブロツクＡからの信号を取り出して処
理している間にブロツクＢの容量や利得を切替え
る。このブロツクＢにおけるスパイク性雑音や、
過渡現象が収束したあとでブロツクＢからの信号
を取り出し、ブロツクＡからの信号は使用しな
い。また、二重化されたブロツクについては時分
割多重処理により回路規模を低減する。さらに、
複数の信号速度に対してはSC回路のクロツク周
波数と容量の値を切替えることにより各速度毎に
最適な特性を実現している。
ツクを全て二重化するものである。二重化された
ブロツクをＡおよびＢとし、入力は双方のブロツ
クに通す。ブロツクＡからの信号を取り出して処
理している間にブロツクＢの容量や利得を切替え
る。このブロツクＢにおけるスパイク性雑音や、
過渡現象が収束したあとでブロツクＢからの信号
を取り出し、ブロツクＡからの信号は使用しな
い。また、二重化されたブロツクについては時分
割多重処理により回路規模を低減する。さらに、
複数の信号速度に対してはSC回路のクロツク周
波数と容量の値を切替えることにより各速度毎に
最適な特性を実現している。
次に図面を参照して本発明について詳細に説明
する。第１図は本発明の一実施例を示すブロツク
図である。図において、プレフイルタ１およびポ
ストフイルタ１０は標本化による折り返えしの除
去およびスムージングを行ない、それぞれ抵抗お
よびキヤパシタを有するアクテイブRCフイルタ
で構成される。フラツト自動利得制御回路（Flat
−AGC）２は0dBと12dBとの利得の切替えを行
い、平担な振幅特性を有する。さらに、本実施例
は、微調整用自動利得制御回路（Ｆ−AGC）４
と粗調整用自動利得制御回路（Ｃ−AGC１およ
びＣ−AGC２）５および６と、サンプルホール
ド回路SH７と、100％コサインのロールオフフイ
ルタ８と、SC回路により構成される低域通過フ
イルタ回路LPF３および９とを有する。LPF３
および９はプレフイルタ１およびポストフイルタ
１０の回路規模を低減するために設けられる。プ
レフイルタ１およびポストフイルタ１０以外は全
てSC回路で構成される。さらに、本実施例は、
プレフイルタ１のカツトオフ周波数を制御するた
め信号を入力する端子１１と、SC回路にクロツ
ク信号を供給するための端子１２〜１５とを有す
る。回路２〜６が利得切替えを行うために二重化
されている。第１図の例では信号速度（ビツトレ
ート）は56kb／ｓのメインレート１、9.6kb／
ｓ，4.8kb／ｓおよび2.4kb／ｓの３つのサブレー
トとの４種類である。第１図の各回路を構成する
SC回路のクロツク周波数は第３図の表に示す通
りである。ただし、時分割多重により二重化を行
う場合にはその回路のクロツク周波数は２倍にな
る。
する。第１図は本発明の一実施例を示すブロツク
図である。図において、プレフイルタ１およびポ
ストフイルタ１０は標本化による折り返えしの除
去およびスムージングを行ない、それぞれ抵抗お
よびキヤパシタを有するアクテイブRCフイルタ
で構成される。フラツト自動利得制御回路（Flat
−AGC）２は0dBと12dBとの利得の切替えを行
い、平担な振幅特性を有する。さらに、本実施例
は、微調整用自動利得制御回路（Ｆ−AGC）４
と粗調整用自動利得制御回路（Ｃ−AGC１およ
びＣ−AGC２）５および６と、サンプルホール
ド回路SH７と、100％コサインのロールオフフイ
ルタ８と、SC回路により構成される低域通過フ
イルタ回路LPF３および９とを有する。LPF３
および９はプレフイルタ１およびポストフイルタ
１０の回路規模を低減するために設けられる。プ
レフイルタ１およびポストフイルタ１０以外は全
てSC回路で構成される。さらに、本実施例は、
プレフイルタ１のカツトオフ周波数を制御するた
め信号を入力する端子１１と、SC回路にクロツ
ク信号を供給するための端子１２〜１５とを有す
る。回路２〜６が利得切替えを行うために二重化
されている。第１図の例では信号速度（ビツトレ
ート）は56kb／ｓのメインレート１、9.6kb／
ｓ，4.8kb／ｓおよび2.4kb／ｓの３つのサブレー
トとの４種類である。第１図の各回路を構成する
SC回路のクロツク周波数は第３図の表に示す通
りである。ただし、時分割多重により二重化を行
う場合にはその回路のクロツク周波数は２倍にな
る。
信号速度の切替えに対して全てのSC回路に供
給するクロツク周波数を切替える。この他、Ｃ−
AGC(1)５はメインレートとサブレートとで容量
を切替える。Ｃ−AGC(2)６はサブレートのみで
使用し、各信号速度毎に容量を切替える。LPF
９ではメインレートとサブレートとの間で容量を
切替える。
給するクロツク周波数を切替える。この他、Ｃ−
AGC(1)５はメインレートとサブレートとで容量
を切替える。Ｃ−AGC(2)６はサブレートのみで
使用し、各信号速度毎に容量を切替える。LPF
９ではメインレートとサブレートとの間で容量を
切替える。
第２図は各種信号速度に対する各回路の振幅一
周波数特性を示す。同図ａ〜ｆはそれぞれプレフ
イルタ１〕LPF３、Ｆ−AGC４とＣ−AGC、ロ
ールオフフイルタ，LPF９、およびポストフイ
ルタ１０の特性を示す。Ｆ−AGC４とＣ−AGC
５および６とはそれぞれ16ステツプの特性を有
し、合計256ステツプの√ｆ特性を実現している。
周波数特性を示す。同図ａ〜ｆはそれぞれプレフ
イルタ１〕LPF３、Ｆ−AGC４とＣ−AGC、ロ
ールオフフイルタ，LPF９、およびポストフイ
ルタ１０の特性を示す。Ｆ−AGC４とＣ−AGC
５および６とはそれぞれ16ステツプの特性を有
し、合計256ステツプの√ｆ特性を実現している。
次に回路２〜７の詳細をそれぞれ第４図〜第９
図に示す。また、各部の信号を第１０図〜第１３
図に示す。第４図において、Flat.AGC２の出力
はクロツクφ11に応答するスイツチが閉じている
半クロツク周期の区間で出力される。第５図にお
いて、LPF３の入力部ではクロツクφ11に応答す
るスイツチが開く直前の値を標本化して処理を行
なう。チヤネル切替えのためのクロツクφ1Aおよ
びφ1Bに応答するスイツチはクロツクφ11が（高→
低）の一周期で閉じる。LPF３の出力は一周期
の途中で変化するが、後段のＦ−AGC４では一
周期の後半の１点を標本化するため、この変化は
問題とならない。第６図において、Ｆ−AGC４
におけるチヤネル切替えのためのクロツクφ′3Aお
よびφ′3Bに応答するスイツチはクロツクφ32の
（高→低）の一周期で閉じる。これはＦ−AGC４
とＣ−AGC５および６で共通のクロツクφ31およ
びφ32を使用するとともにＣ−AGC５に対しては
入力信号がクロツクφ32の（高→低）の一周期で
保持されている必要があるためである。第７図に
おいて、Ｃ−AGC５の回路構成では、多重化の
ために新たにクロツクφ31a，φ32a，φ31bおよび
φ32bが必要となる。これは入力から第２段目の演
算増幅器への信号パスが正相と逆相であり、この
間でチヤネル当り１クロツクの時間差を与える必
要があるためである。第１段目の演算増幅器につ
いても同様である。Ｃ−AGC５の出力もLPF３
と同様に、１周期の途中で変化するが、これも次
段のＣ−AGC６でクロツクφ32のスイツチが閉じ
ている区間の信号のみを取り込むため問題ではな
い。第８図において、Ｃ−AGC６のチヤネル切
替え信号はクロツクφ3Aおよび3Bとφ′3Aおよび3B
′とのいずれでもよいが、クロツクφ3Aおよび3Bを
使用するとやはり１周期の途中で変形する。これ
も次段のSH７で１点を標本化するため問題とは
ならない。さらに、第９図において、SH７は長
い周期で標本化するチヤネルを切替えるため、ク
ロツクφ31Aおよび32Aは長い周期で位相が変化す
る。第１３図に示すように、チヤネルＡからＢに
切替える。
図に示す。また、各部の信号を第１０図〜第１３
図に示す。第４図において、Flat.AGC２の出力
はクロツクφ11に応答するスイツチが閉じている
半クロツク周期の区間で出力される。第５図にお
いて、LPF３の入力部ではクロツクφ11に応答す
るスイツチが開く直前の値を標本化して処理を行
なう。チヤネル切替えのためのクロツクφ1Aおよ
びφ1Bに応答するスイツチはクロツクφ11が（高→
低）の一周期で閉じる。LPF３の出力は一周期
の途中で変化するが、後段のＦ−AGC４では一
周期の後半の１点を標本化するため、この変化は
問題とならない。第６図において、Ｆ−AGC４
におけるチヤネル切替えのためのクロツクφ′3Aお
よびφ′3Bに応答するスイツチはクロツクφ32の
（高→低）の一周期で閉じる。これはＦ−AGC４
とＣ−AGC５および６で共通のクロツクφ31およ
びφ32を使用するとともにＣ−AGC５に対しては
入力信号がクロツクφ32の（高→低）の一周期で
保持されている必要があるためである。第７図に
おいて、Ｃ−AGC５の回路構成では、多重化の
ために新たにクロツクφ31a，φ32a，φ31bおよび
φ32bが必要となる。これは入力から第２段目の演
算増幅器への信号パスが正相と逆相であり、この
間でチヤネル当り１クロツクの時間差を与える必
要があるためである。第１段目の演算増幅器につ
いても同様である。Ｃ−AGC５の出力もLPF３
と同様に、１周期の途中で変化するが、これも次
段のＣ−AGC６でクロツクφ32のスイツチが閉じ
ている区間の信号のみを取り込むため問題ではな
い。第８図において、Ｃ−AGC６のチヤネル切
替え信号はクロツクφ3Aおよび3Bとφ′3Aおよび3B
′とのいずれでもよいが、クロツクφ3Aおよび3Bを
使用するとやはり１周期の途中で変形する。これ
も次段のSH７で１点を標本化するため問題とは
ならない。さらに、第９図において、SH７は長
い周期で標本化するチヤネルを切替えるため、ク
ロツクφ31Aおよび32Aは長い周期で位相が変化す
る。第１３図に示すように、チヤネルＡからＢに
切替える。
以上、本発明には、集積化に適したSC回路を
用いて４線式自動線路等化器を構成できるという
効果がある。また時分割多重処理により回路規模
を低減できる。さらに、信号速度に対して、変更
する容量の数が少なく何種類かの信号速度に対し
て同一のLSIチツプを用いて外部制御により等化
が行なえるという効果がある。
用いて４線式自動線路等化器を構成できるという
効果がある。また時分割多重処理により回路規模
を低減できる。さらに、信号速度に対して、変更
する容量の数が少なく何種類かの信号速度に対し
て同一のLSIチツプを用いて外部制御により等化
が行なえるという効果がある。
第１図は本発明の一実施例を示すブロツク図、
第２図は各回路の振幅一周波数特性を示す図、第
３図は各回路のクロツク周波数を示す図、第４図
〜第９図はそれぞれ本実施例に用いるFlat−
AGC２，LPF３，Ｆ−AGC４，Ｃ−AGC５，Ｃ
−AGC６およびSH７の詳細を示す回路図、第１
０図〜第１３図は本実施例の動作を示す波形図で
ある。 図において、１……プレフイルタ、２……Flat
−AGC、３，９……LPF、４……Ｆ−AGC、
５，６……Ｃ−AGC、７……SH、８……ロール
オフフイル、１０……ポストフイルタ。
第２図は各回路の振幅一周波数特性を示す図、第
３図は各回路のクロツク周波数を示す図、第４図
〜第９図はそれぞれ本実施例に用いるFlat−
AGC２，LPF３，Ｆ−AGC４，Ｃ−AGC５，Ｃ
−AGC６およびSH７の詳細を示す回路図、第１
０図〜第１３図は本実施例の動作を示す波形図で
ある。 図において、１……プレフイルタ、２……Flat
−AGC、３，９……LPF、４……Ｆ−AGC、
５，６……Ｃ−AGC、７……SH、８……ロール
オフフイル、１０……ポストフイルタ。
Claims (1)
- 【特許請求の範囲】 １ ４線式加入者線を用いたデイジタル伝送に用
いられる自動線路等化器において、複数のスイツ
チ、サンプリング用キヤパシタ、特性可変用キヤ
パシタおよび演算増幅器から構成させ、前記特性
可変用キヤパシタの容量値を可変することにより
等化特性が可変な第１の特性可変ブロツクと、こ
の第１の特性可変ブロツクと同一構成を有する第
２の特性可変ブロツクとを入力信号に対して二重
化構成とし、前記入力信号を二重化された前記特
性可変ブロツクに同時に入力し、この二重化特性
可変ブロツクの一方が出力している間に他方のブ
ロツクにおいて前記特性可変用キヤパシタを可変
することを特徴とするスイツチトキヤパシタ自動
線路等化器。 ２ ４線式加入者線を用いたデイジタル伝送に用
いられる自動線路等化器において、複数のスイツ
チ、サンプリング用キヤパシタ、特性可変用キヤ
パシタおよび演算増幅器から構成され、 前記特性可変用キヤパシタの容量値を可変する
ことにより等化特性が可変な特性可変ブロツクを
時分割使用することにより入力信号に対して二重
化構成とし、 前記入力信号を時分割使用により二重化された
前記特性可変ブロツクのそれぞれに入力し、この
二重化特性可変ブロツクの一方が出力している間
に他方のブロツクにおいて前記特性可変用キヤパ
シタを可変することを特徴とするスイツチトキヤ
パシタ自動線路等化器。 ３ 前記第１および第２の特性可変ブロツクがそ
れぞれ第１のアナログ低域通過フイルタ回路と、
平坦利得制御回路と、第１の低域通過フイルタ回
路と、微調利得制御回路と、粗調利得制御回路
と、サンプルホールド回路と、ロールオフフイル
タ回路と、第２低域通過フイルタと、第２のアナ
ログ低域通過フイルタ回路とを含むことを特徴と
する特許請求の範囲第１項記載のスイツチトキヤ
パシタ自動線路等化器。 ４ 異なるビツトレートを有するデイジタル信号
に対して前記第１のアナログ低域通過フイルタの
カツトオフ周波数を可変し残りの他の回路につい
ては標本化周波数を切替えるとともに前記粗調利
得制御回路および前記第２の低域通過フイルタ回
路の特性可変用キヤパシタを切替えることを特徴
とする特許請求の範囲第３項記載のスイツチトキ
ヤパシタ自動線路等化器。 ５ 前記サンプルホールド回路に供給するクロツ
ク信号の位相を切替えることにより前記粗調利得
制御回路から出力される二重化信号のうちの一方
を該クロツク信号の周期よりも長い周期で交互に
サンプルホールド回路で取り出すことを特徴とす
る特許請求の範囲第３項記載のスイツチトキヤパ
シタ自動線路等化器。 ６ 前記平坦利得制御回路および前記第１の低域
通過フイルタ回路はクロツク信号φ11およびφ12で
駆動され、該平坦利得制御回路の出力は該クロツ
ク信号φ11に応答するスイツチが閉じている期間
に得られ、該第１の低域通過フイル回路の入力部
では前記クロツク信号φ11に応答するスイツチが
開く直前の入力信号がサンプリングされ演算増幅
器の出力から入力に直接帰還される積分容量は前
記クロツク信号φ11に応答するスイツチが閉状態
の期間およびこれに続く開状態の期間からなる一
周期内で切替えられ出力はこの一周期で得られ、
前記微調利得制御回路はクロツク信号φ31および
φ32で駆動され入力部では該クロツク信号φ31に応
答するスイツチが開く直前の時点で前記クロツク
信号φ12に応答するスイツチが閉じている期間に
入力信号がサンプリングされ積分容量は前記クロ
ツク信号φ32に応答するスイツチが閉状態の期間
およびこれに続く開状態の期間からなる一周期内
で切替えられ出力はこの一周期で得られ、前記粗
調利得制御回路はクロツク信号φ31，φ32，φ31a，
φ31bおよびφ32bで駆動され前記クロツク信号φ31a
およびφ31bは前記クロツク信号φ31を分周したク
ロツク信号であり前記クロツク信号φ32aおよび
φ32bは前記クロツク信号φ32を分周したクロツク
信号であり入力部に接続された正相積分器は前記
クロツクφ31a，φ32a，φ31bおよびφ32bで駆動され
積分容量は前記クロツク信号φ31に応答するスイ
ツチが閉状態の期間およびこれに続く開状態の期
間からなる一周期内で切替えられ、出力はこの一
周期で得られ、前記サンプルホールド回路はクロ
ツクφ31Aおよびφ32Aで駆動されこれらのクロツク
信号φ31Aおよびφ32Aは前記クロツク信号φ31を分
周したクロツク信号であり前記クロツク信号φ31A
に応答するスイツチが開く直前の時点で前記クロ
ツク信号φ32に応答するスイツチが閉じている期
間に入力信号がサンプリングされ前記クロツク信
号φ31Aおよびφ32Aの位相がこれらのクロツク信号
の周期よりも長い周期で切替えられ二重化された
信号のうちサンプリングされる信号が切替えられ
ることを特徴とする特許請求の範囲第３項記載の
スイツチトキヤパシタ自動線路等化器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039151A JPS61198909A (ja) | 1985-02-28 | 1985-02-28 | スイツチトキヤパシタ自動線路等化器 |
| CA000502872A CA1241710A (en) | 1985-02-28 | 1986-02-27 | Switched capacitor adaptive line equalizer |
| US06/834,682 US4768205A (en) | 1985-02-28 | 1986-02-28 | Switched capacitor adaptive line equalizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039151A JPS61198909A (ja) | 1985-02-28 | 1985-02-28 | スイツチトキヤパシタ自動線路等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198909A JPS61198909A (ja) | 1986-09-03 |
| JPH0324087B2 true JPH0324087B2 (ja) | 1991-04-02 |
Family
ID=12545105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039151A Granted JPS61198909A (ja) | 1985-02-28 | 1985-02-28 | スイツチトキヤパシタ自動線路等化器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4768205A (ja) |
| JP (1) | JPS61198909A (ja) |
| CA (1) | CA1241710A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU604797B2 (en) * | 1986-12-27 | 1991-01-03 | Sony Corporation | Filter adjustment apparatus and method |
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