JPS586612A - 回路特性制御装置 - Google Patents
回路特性制御装置Info
- Publication number
- JPS586612A JPS586612A JP56105234A JP10523481A JPS586612A JP S586612 A JPS586612 A JP S586612A JP 56105234 A JP56105234 A JP 56105234A JP 10523481 A JP10523481 A JP 10523481A JP S586612 A JPS586612 A JP S586612A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- analog switch
- impedance
- series
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G9/00—Combinations of two or more types of control, e.g. gain control and tone control
- H03G9/02—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers
- H03G9/025—Combinations of two or more types of control, e.g. gain control and tone control in untuned amplifiers frequency-dependent volume compression or expansion, e.g. multiple-band systems
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は回路特性制御装置に関し、特に周波数特性を有
する回路ブロックの当該特性の切換制御に用いる回路特
性制御装置に関する。
する回路ブロックの当該特性の切換制御に用いる回路特
性制御装置に関する。
音響機器のテープレコーダにおけるノイズ低域方式とし
ていわゆるドルビーノイズリダクションシステムが広く
採用されているが、当該方式にはＢ及びＣタイプの２種
類の方式がある。後者のＣタイプ方式にあっては、いわ
ゆるスベクトラル・スキューインク回路やアンチ・サチ
ーレーション回路等の付加回路が必要とされる。スベク
トラル・スキューインク回路は、記録の際のエンコード
時に８ ＫＨｚ以上のノイズリダクション動作を押えて
テープによる周波数特性の劣化をなくすと同時に高域信
号が飽和して中低域信号変調等の悪影響を防止するもの
であシ、アンチ・サチーレーション回４路は、録音レベ
ルが高くなると同時に高域が飽和によシ低下する関係上
大振信号に対してより効果的に動作し、テープの高域飽
和を抑えるものである。
ていわゆるドルビーノイズリダクションシステムが広く
採用されているが、当該方式にはＢ及びＣタイプの２種
類の方式がある。後者のＣタイプ方式にあっては、いわ
ゆるスベクトラル・スキューインク回路やアンチ・サチ
ーレーション回路等の付加回路が必要とされる。スベク
トラル・スキューインク回路は、記録の際のエンコード
時に８ ＫＨｚ以上のノイズリダクション動作を押えて
テープによる周波数特性の劣化をなくすと同時に高域信
号が飽和して中低域信号変調等の悪影響を防止するもの
であシ、アンチ・サチーレーション回４路は、録音レベ
ルが高くなると同時に高域が飽和によシ低下する関係上
大振信号に対してより効果的に動作し、テープの高域飽
和を抑えるものである。
第１図は、スペクトラル・スキー−インク回路の構成例
であシ、高入力低出力インピーダンスを有す人出力バッ
ファアンプ１及び２間にインピーダンス回路網よシなる
信号分圧回路３が設けられており、信号ラインに直列挿
入されたインピーダンスは純抵抗Ｒ１であり、並列挿入
されたインピーダンスはコイルＬ１．コンデンサｃ１及
び抵抗Ｒ２の直列接続回路よシなっている。この信号ラ
インに並列挿入されたインピーダンス回路網に周波数特
性を持たせている。Ｂタイプ方式においては当該周波数
特性は不要であるから、両方式のノイズリダクションシ
ステムを選択可能としたテープレコーダにあっては、図
のよう忙並列挿入されたインピーダンス回路網の他端と
アースラインとの間にスイッチングトランジスタＱ１を
設けて、Ｃ及びＢタイプ方式の選択に応じてこのトラン
ジスタＱ□をオンオフ制御する構成となっている。
であシ、高入力低出力インピーダンスを有す人出力バッ
ファアンプ１及び２間にインピーダンス回路網よシなる
信号分圧回路３が設けられており、信号ラインに直列挿
入されたインピーダンスは純抵抗Ｒ１であり、並列挿入
されたインピーダンスはコイルＬ１．コンデンサｃ１及
び抵抗Ｒ２の直列接続回路よシなっている。この信号ラ
インに並列挿入されたインピーダンス回路網に周波数特
性を持たせている。Ｂタイプ方式においては当該周波数
特性は不要であるから、両方式のノイズリダクションシ
ステムを選択可能としたテープレコーダにあっては、図
のよう忙並列挿入されたインピーダンス回路網の他端と
アースラインとの間にスイッチングトランジスタＱ１を
設けて、Ｃ及びＢタイプ方式の選択に応じてこのトラン
ジスタＱ□をオンオフ制御する構成となっている。
第２図はアンチ・サチヱレーシジン回路の例であり、高
入力低出力インピーダンスを有する入出力バッファアン
プｌ及び２間に同じくインピーダンス回路網による分圧
回路３が設けられており、信号ラインに並列挿入された
インピーダンス回路網の周波数特性が所望に選定される
ことにより、上述したアンチ・サチーレーション機能が
なされる。この場合も、Ｂタイプ方式にはこの周波数特
性は不要であるから、スイッチングトランジスタＱ１を
同様に設けてＣ及びＢタイプ方式の選択に応じてこのト
ランジスタＱ１のオンオフを制御している。
入力低出力インピーダンスを有する入出力バッファアン
プｌ及び２間に同じくインピーダンス回路網による分圧
回路３が設けられており、信号ラインに並列挿入された
インピーダンス回路網の周波数特性が所望に選定される
ことにより、上述したアンチ・サチーレーション機能が
なされる。この場合も、Ｂタイプ方式にはこの周波数特
性は不要であるから、スイッチングトランジスタＱ１を
同様に設けてＣ及びＢタイプ方式の選択に応じてこのト
ランジスタＱ１のオンオフを制御している。
しかしながら、かかる構成ではスイッチングトランジス
タＱ１のオン時におけるオン抵抗が無視できないと周波
数特性に悪影響を与え、またこのオン抵抗にバラツキが
あれば特性に誤差を生じる。
タＱ１のオン時におけるオン抵抗が無視できないと周波
数特性に悪影響を与え、またこのオン抵抗にバラツキが
あれば特性に誤差を生じる。
特に、集積回路化によシこのトランジスタＱ１のオン抵
抗の大きさ及びバラツキは無視し得ないものとなってい
る。
抗の大きさ及びバラツキは無視し得ないものとなってい
る。
本発明の目的は上記欠点をなくして周波数特性の誤差を
極力少なくするようにした回路特性制御装置を提供する
ことである。
極力少なくするようにした回路特性制御装置を提供する
ことである。
本発明忙よる回路特性制御装置は、低出力インピーダン
ス回路と高入力インピーダンス回路との間に設けられ信
号ラインに対し直列及び並列挿入されたインピーダンス
回路網からなる分圧回路の回路特性制御装置であって、
その特徴とするところは、直列挿入されたインピーダン
ス回路網を側路するアナログスイッチ手段を設け、この
アナログスイッチ手段のオンオフ制御によって特性切換
をなすようにしたことにある。
ス回路と高入力インピーダンス回路との間に設けられ信
号ラインに対し直列及び並列挿入されたインピーダンス
回路網からなる分圧回路の回路特性制御装置であって、
その特徴とするところは、直列挿入されたインピーダン
ス回路網を側路するアナログスイッチ手段を設け、この
アナログスイッチ手段のオンオフ制御によって特性切換
をなすようにしたことにある。
以下に図面を用いて本発明を説明する。
第３図は本発明の実施例回路図であり、低出力インピー
ダンスの入′カバッファ回路ｌと高入力インピーダンス
の出力バッファ回路２との間にインピーダンス２． 、
２２による分圧回路３が設けられている。インピーダン
ス回路２．が信号ラインに直列２ となり、インピーダンス回路が信号ラインに並列となる
。よって、この分圧回路３による分圧出力はｚ２／（ｚ
１＋ｚ２）に比例することになり、例えばインピーダン
ス回路ｚ２として第１図及び第２図のインピーダンス回
路網を用いることによって、ドルビーノイズリダクショ
ンシステムのＣタイプ方式におけるスペクトラル・スキ
ー−インク回路及びアンチ拳すチュレーション回路が得
られる。
ダンスの入′カバッファ回路ｌと高入力インピーダンス
の出力バッファ回路２との間にインピーダンス２． 、
２２による分圧回路３が設けられている。インピーダン
ス回路２．が信号ラインに直列２ となり、インピーダンス回路が信号ラインに並列となる
。よって、この分圧回路３による分圧出力はｚ２／（ｚ
１＋ｚ２）に比例することになり、例えばインピーダン
ス回路ｚ２として第１図及び第２図のインピーダンス回
路網を用いることによって、ドルビーノイズリダクショ
ンシステムのＣタイプ方式におけるスペクトラル・スキ
ー−インク回路及びアンチ拳すチュレーション回路が得
られる。
そして、直列挿入されたインピーダンス回路ｚ１と並列
にアナログスイッチ回路４を設け、このインピーダンス
回路ｚ１を側路するようにしている。
にアナログスイッチ回路４を設け、このインピーダンス
回路ｚ１を側路するようにしている。
こうすることによシ、アナログスイッチ回路４をオンに
制御すれば、インピーダンス回路ｚ１は短絡されて側路
されることになって分圧回路３は分圧動作を行わなくな
る。すなわち、インピーダンス回路ｚ１が零になるので
電圧分圧動作は行われず又は入力バッファ回路１からの
出力電流は短絡スイッチ回路４を経て、インピーダンス
回路ｚ２へそのｉｔ流入する。但し、出力バツフ７回路
２０入力インピーダンスは極めて高く略無限大とする。
制御すれば、インピーダンス回路ｚ１は短絡されて側路
されることになって分圧回路３は分圧動作を行わなくな
る。すなわち、インピーダンス回路ｚ１が零になるので
電圧分圧動作は行われず又は入力バッファ回路１からの
出力電流は短絡スイッチ回路４を経て、インピーダンス
回路ｚ２へそのｉｔ流入する。但し、出力バツフ７回路
２０入力インピーダンスは極めて高く略無限大とする。
従って、この出力バツファ回路２０入力信号レベルはイ
ンピーダンス回路網ｚ２の周波数特性に無関係になり、
よってアナログスィッチ回路４０５オン時の特性は、第
１．２図の回路のトランジスタＱ□のオフ時の特性と同
等となり、Ｂタイプ方式となる。
ンピーダンス回路網ｚ２の周波数特性に無関係になり、
よってアナログスィッチ回路４０５オン時の特性は、第
１．２図の回路のトランジスタＱ□のオフ時の特性と同
等となり、Ｂタイプ方式となる。
アナログスイッチ回路４のオフ時には、インピーダンス
回路網２□、ｚ２による分圧回路゛３が動作して分圧出
力はＺ２／ （ｚ、 ＋ ｚ２）に分圧され、ｚ２が周
波数特性を有するから、第１．２図の回路のトランジス
タＱ１のオン時の特性と同等となる。
回路網２□、ｚ２による分圧回路゛３が動作して分圧出
力はＺ２／ （ｚ、 ＋ ｚ２）に分圧され、ｚ２が周
波数特性を有するから、第１．２図の回路のトランジス
タＱ１のオン時の特性と同等となる。
こうすることによシ、アナログスイッチ回路によっては
、分圧回路３のインピーダンス特性が同等変化しないの
で特性に誤差が生じることはない。
、分圧回路３のインピーダンス特性が同等変化しないの
で特性に誤差が生じることはない。
第４図は本発明の他の実施例回路図であり、第３図と同
等部分は同一符号により示している。本例では分圧回路
３の出力に信号ラインに直列に別のアナログスイッチ回
路５を設け、インピーダンス回路網ｚ１とこの別のアナ
ログスイッチ回路５との直列回路に並列に側路用のアナ
ログスイッチ回路４を設けるようにしたものである。そ
して、これらアナログスイッチ回路４及び５のオンオフ
状態を互いに逆になるように制御すれば、インピーダン
ス回路網２．が側路され、また分圧回路３が活性化され
て目的が達成される。
等部分は同一符号により示している。本例では分圧回路
３の出力に信号ラインに直列に別のアナログスイッチ回
路５を設け、インピーダンス回路網ｚ１とこの別のアナ
ログスイッチ回路５との直列回路に並列に側路用のアナ
ログスイッチ回路４を設けるようにしたものである。そ
して、これらアナログスイッチ回路４及び５のオンオフ
状態を互いに逆になるように制御すれば、インピーダン
ス回路網２．が側路され、また分圧回路３が活性化され
て目的が達成される。
第５図は本発明の別の実施例回路図であシ、第３．４図
と同等部分は同一符号によシ示されている。本例では、
分圧回路３の入力信号ラインに直列に別のアナログスイ
ッチ回路５を設けたもので、他の構成は第４図の例と同
様であり、これらスイッチ回路を互いに逆の状態に制御
すればよいことは勿論である。
と同等部分は同一符号によシ示されている。本例では、
分圧回路３の入力信号ラインに直列に別のアナログスイ
ッチ回路５を設けたもので、他の構成は第４図の例と同
様であり、これらスイッチ回路を互いに逆の状態に制御
すればよいことは勿論である。
尚、アナログスイッチ回路としては、入力段が差動アン
プ構成のオペアンプを用い、この入力段差動アンプの定
電流源を制御信号によジオンオフ制御することにより、
高入力低出力のインピーダンスを有するアナログスイッ
チ回路となり得るが、これに限定されることなく種々の
回路を用いることができる。
プ構成のオペアンプを用い、この入力段差動アンプの定
電流源を制御信号によジオンオフ制御することにより、
高入力低出力のインピーダンスを有するアナログスイッ
チ回路となり得るが、これに限定されることなく種々の
回路を用いることができる。
第６図は上述したドルビーＣタイプのノイズリダクショ
ンシステムの概略を示すブロック図であり、記録される
べき入力信号はスペクトラルスキューイング回路１０．
アンチサチュレーション回路１１よりなる主信号路を経
る。また回路ｌＯの出力がハイレベルステージ段１３に
よシ信号処理され加算器１５にて回路ｌＯの出力と加算
される。またアンチサチュレーション回路１１の出力は
ローレベルステージ段１４により信号処理され加算器１
６にて回路１１の出力と加算される。これらノ・イ及び
ローレベルステージ段が副信号路となり、加算器１６の
出力がデツキ１２に入力されてテープへ記録される。か
かる信号処理回路によって中高域信号は２０ ｄＢ圧縮
されてエンコード処理される。また、再生時におけるデ
コード処理は、エンコード処理と逆特性を有する回路に
より処理されて２０ｄＢの伸長がなされる。図において
デコード処理回路の各ブロックには、エンコード処理回
路の対応する各ブロックの符号に「′」を付して示して
いる。
ンシステムの概略を示すブロック図であり、記録される
べき入力信号はスペクトラルスキューイング回路１０．
アンチサチュレーション回路１１よりなる主信号路を経
る。また回路ｌＯの出力がハイレベルステージ段１３に
よシ信号処理され加算器１５にて回路ｌＯの出力と加算
される。またアンチサチュレーション回路１１の出力は
ローレベルステージ段１４により信号処理され加算器１
６にて回路１１の出力と加算される。これらノ・イ及び
ローレベルステージ段が副信号路となり、加算器１６の
出力がデツキ１２に入力されてテープへ記録される。か
かる信号処理回路によって中高域信号は２０ ｄＢ圧縮
されてエンコード処理される。また、再生時におけるデ
コード処理は、エンコード処理と逆特性を有する回路に
より処理されて２０ｄＢの伸長がなされる。図において
デコード処理回路の各ブロックには、エンコード処理回
路の対応する各ブロックの符号に「′」を付して示して
いる。
ドルビーＣタイプのノイズリダクションシステムにおい
てはスベクトラルスキューイング回路１０゜１０’及び
アンチサチュレーション回路１１ 、１１’がバイパス
され、また副信号路における中高域信号の圧縮伸長が１
ＯｄＢとされるように切替制御されるものである。
てはスベクトラルスキューイング回路１０゜１０’及び
アンチサチュレーション回路１１ 、１１’がバイパス
され、また副信号路における中高域信号の圧縮伸長が１
ＯｄＢとされるように切替制御されるものである。
これら、各回路の機能等については周知である故に特に
説明しない。
説明しない。
また、テープレコーダにおけるドルビーノイズリダクシ
ョンシステムに用いるのみならず、他の種々の装置に適
用可能となる。
ョンシステムに用いるのみならず、他の種々の装置に適
用可能となる。
斜上の如く、本発明によれば周波数特性切換のためのス
イッチ手段によっては何等その特性が悪影響を受けるこ
とがないために、周波数特性の誤差のない回路を得るこ
とができ、特に集積回路化に適したものとなる。
イッチ手段によっては何等その特性が悪影響を受けるこ
とがないために、周波数特性の誤差のない回路を得るこ
とができ、特に集積回路化に適したものとなる。
第１図及び第２図は従来の周波数特性切換型の回路の例
を示す図、第３図乃至第５図は本発明の実施例の回路を
夫々示す図、第６図はテープレコーダのドルビーノイズ
リダクションシステムの回路を示す図である。 主要部分の符号の説明 ■、２・・・入出力バッファアンプ ３ ・・・・・・分圧回路 ４．５・・・アナログスイッチ回路
を示す図、第３図乃至第５図は本発明の実施例の回路を
夫々示す図、第６図はテープレコーダのドルビーノイズ
リダクションシステムの回路を示す図である。 主要部分の符号の説明 ■、２・・・入出力バッファアンプ ３ ・・・・・・分圧回路 ４．５・・・アナログスイッチ回路
Claims (1)
- 【特許請求の範囲】 （１） 低出力インピーダンス回路と高入力インピー
ダンス回路との間に設けられ信号ラインに対し直列及び
並列挿入されたインピーダンス回路網からなる分圧回路
の回路特性制御装置であって、前記直列挿入されたイン
ピルダンス回路網を側路するアナログスイッチ手段を設
け、このアナログスイッチ手段のオンオフ制御により回
路特性を切換えるようにしたことを特徴とする装置。 （２ン 前記アナログスイッチ手段は、前記分圧回路
の出力信号ラインに直列に設けられた第１のアナログス
イッチ回路と、前記直列挿入されたインピーダンス回路
網と前記第１のアナログスイッチ回路との直列回路を側
路する第２のアナログスイッチ回路とよりなり、前記第
１及び第２のアナログスイッチ回路のオンオフ状態を互
いに逆に制御するようにしたことを特徴とする特許請求
の範囲第１項記載の装置。 （３）前記アナログスイッチ手段は、前記分圧回路の入
力信号ラインに直列に設けられた第１のアナログスイッ
チ回路と、この第１のアナログスイッチ回路と前記直列
挿入されたインピーダンス回路網との直列回路を側路す
る第２のアナログスイッチ回路よりなり、前記第１及び
第２のアナログスイッチ回路のオンオフ状態を互いに逆
に制御する↓うにしたことを特徴とする特許請求の範囲
第１項記載の装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105234A JPS586612A (ja) | 1981-07-06 | 1981-07-06 | 回路特性制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105234A JPS586612A (ja) | 1981-07-06 | 1981-07-06 | 回路特性制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS586612A true JPS586612A (ja) | 1983-01-14 |
Family
ID=14401958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105234A Pending JPS586612A (ja) | 1981-07-06 | 1981-07-06 | 回路特性制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586612A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325020A (ja) * | 1986-07-02 | 1988-02-02 | ゼネラル・モ−タ−ス・コ−ポレ−ション | 自動車のボディパネル |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239349A (en) * | 1975-09-25 | 1977-03-26 | Hitachi Ltd | Variable attenuator |
| JPS547076U (ja) * | 1977-06-16 | 1979-01-18 | ||
| JPS5440756U (ja) * | 1977-08-20 | 1979-03-17 |
-
1981
- 1981-07-06 JP JP56105234A patent/JPS586612A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239349A (en) * | 1975-09-25 | 1977-03-26 | Hitachi Ltd | Variable attenuator |
| JPS547076U (ja) * | 1977-06-16 | 1979-01-18 | ||
| JPS5440756U (ja) * | 1977-08-20 | 1979-03-17 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325020A (ja) * | 1986-07-02 | 1988-02-02 | ゼネラル・モ−タ−ス・コ−ポレ−ション | 自動車のボディパネル |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3737678A (en) | Limiters for noise reduction systems | |
| JPH0132566B2 (ja) | ||
| JPS61198909A (ja) | スイツチトキヤパシタ自動線路等化器 | |
| US4432097A (en) | Tone control circuit | |
| US3818244A (en) | Limiters for noise reduction systems | |
| US3911371A (en) | Signal transmission system | |
| JPS586612A (ja) | 回路特性制御装置 | |
| JP3359046B2 (ja) | 音声出力装置 | |
| US4354209A (en) | Recording/playing circuit | |
| US4412189A (en) | Switchable signal compressor/signal expander | |
| JPS586608A (ja) | 時定数制御自在な時定数回路 | |
| US4473852A (en) | Noise reduction system | |
| RU2018181C1 (ru) | Устройство для динамического ограничения шума в канале магнитной записи и воспроизведения звуковой информации | |
| JPS6041009Y2 (ja) | Ｐｃｍ信号処理装置の入力回路 | |
| JPH0315276B2 (ja) | ||
| JP2656816B2 (ja) | ノイズリダクション回路 | |
| JPH0239102B2 (ja) | ||
| JP3113147B2 (ja) | フィルタ装置 | |
| JPS586508A (ja) | テ−プノイズ低減システム | |
| JPS6316053B2 (ja) | ||
| JPS6355243B2 (ja) | ||
| JPS581561B2 (ja) | オンシツチヨウセイソウチ | |
| JPH0447362B2 (ja) | ||
| JPS5892151A (ja) | ノイズリダクシヨン装置 | |
| JPS6236411B2 (ja) |