JPH0315276B2 - - Google Patents
Info
- Publication number
- JPH0315276B2 JPH0315276B2 JP56105236A JP10523681A JPH0315276B2 JP H0315276 B2 JPH0315276 B2 JP H0315276B2 JP 56105236 A JP56105236 A JP 56105236A JP 10523681 A JP10523681 A JP 10523681A JP H0315276 B2 JPH0315276 B2 JP H0315276B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- noise reduction
- output
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 claims description 4
- 230000003595 spectral effect Effects 0.000 description 9
- 230000006835 compression Effects 0.000 description 4
- 238000007906 compression Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
Landscapes
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Description
【発明の詳細な説明】
技術分野
本発明はテープノイズ低減システムに関し、特
にテープレコーダにおけるドルビー方式のテープ
ノイズ低減システムに関するものである。
にテープレコーダにおけるドルビー方式のテープ
ノイズ低減システムに関するものである。
背景技術
テープノイズ低減システムの１つとしていわゆ
るドルビー方式があるが、これはテープ録音時に
ノイズレベルよりも信号を大とするように微小な
信号の大きさを上げるよう処理される。かかる信
号処理をダイナミツクレンジの圧縮といい、再生
時にはピークレベルをもとのレベルに復元し、上
記の圧縮信号はもとの微妙なレベルに戻すように
処理される。この信号処理がダイナミツクレンジ
の伸長と称される。
るドルビー方式があるが、これはテープ録音時に
ノイズレベルよりも信号を大とするように微小な
信号の大きさを上げるよう処理される。かかる信
号処理をダイナミツクレンジの圧縮といい、再生
時にはピークレベルをもとのレベルに復元し、上
記の圧縮信号はもとの微妙なレベルに戻すように
処理される。この信号処理がダイナミツクレンジ
の伸長と称される。
かかるドルビー方式においてはＢタイプ及びＣ
タイプの２種の方式があり、両方式の大きな相違
点は信号圧縮伸長処理の周波数特性及びその圧縮
伸長の程度にあり、そのために両方式の選択が可
能なテープレコーダにあつては、各タイプに必要
な特性を有する回路が必要となると共に記録及び
再生系に対しても夫々対応した特性を有する回路
が必要となつて装置の複雑化を招来している。
タイプの２種の方式があり、両方式の大きな相違
点は信号圧縮伸長処理の周波数特性及びその圧縮
伸長の程度にあり、そのために両方式の選択が可
能なテープレコーダにあつては、各タイプに必要
な特性を有する回路が必要となると共に記録及び
再生系に対しても夫々対応した特性を有する回路
が必要となつて装置の複雑化を招来している。
発明の目的
本発明の目的は両立性を有し異種タイプのノイ
ズリダクシヨン動作モードの選択が可能なシステ
ムにおいて、回路の簡素化を図つて小型の装置と
しうるテープレコーダのテープノイズ低減システ
ムを提供することである。
ズリダクシヨン動作モードの選択が可能なシステ
ムにおいて、回路の簡素化を図つて小型の装置と
しうるテープレコーダのテープノイズ低減システ
ムを提供することである。
発明の構成
本発明によるテープノイズ低減システムは、第
１及び第２タイプのノイズ低減方式の動作が可能
なテープノイズ低減システムであつて、その特徴
とするところは３つのレベルのうちのいずれか１
を取る指令信号が印加される１個の制御入力端子
と、第１及び第２基準電位を発生する手段と、指
令信号のレベルに応じた電位を第１及び第２基準
電位と比較しその比較結果に応じて第１タイプの
ノイズ低減モード、第２タイプのノイズ低滅モー
ド及びノイズ低減動作停止モードのうちの１つに
切換え制御する３出力の切換制御信号を発生する
信号発生手段と、主信号系路内の第１所定レベル
以下の第１主信号の中高域成分を増減させてその
第１主信号と加算する第１副信号処理手段と、主
信号系路内の第１副信号処理手段の入出力間とは
別部分における第１所定レベルより低いレベルで
ある第２所定レベル以下の第２主信号の中高域成
分を増減させてその第２主信号と加算する第２副
信号処理手段とを備え、３出力の切換制御信号に
応じて第１及び第２副信号処理手段の動作を制御
することを特徴としている。
１及び第２タイプのノイズ低減方式の動作が可能
なテープノイズ低減システムであつて、その特徴
とするところは３つのレベルのうちのいずれか１
を取る指令信号が印加される１個の制御入力端子
と、第１及び第２基準電位を発生する手段と、指
令信号のレベルに応じた電位を第１及び第２基準
電位と比較しその比較結果に応じて第１タイプの
ノイズ低減モード、第２タイプのノイズ低滅モー
ド及びノイズ低減動作停止モードのうちの１つに
切換え制御する３出力の切換制御信号を発生する
信号発生手段と、主信号系路内の第１所定レベル
以下の第１主信号の中高域成分を増減させてその
第１主信号と加算する第１副信号処理手段と、主
信号系路内の第１副信号処理手段の入出力間とは
別部分における第１所定レベルより低いレベルで
ある第２所定レベル以下の第２主信号の中高域成
分を増減させてその第２主信号と加算する第２副
信号処理手段とを備え、３出力の切換制御信号に
応じて第１及び第２副信号処理手段の動作を制御
することを特徴としている。
実施例
以下に、本発明の実施例を図面によつて説明す
る。
る。
第１図は本発明の実施例を説明するための回路
ブロツク図であり、ドルビーＢ，Ｃタイプのノイ
ズリダクシヨン方式が選択自在とされたテープレ
コーダに用いる１チツプIC（集積回路）方式のノ
イズ低減システムの回路を示している。
ブロツク図であり、ドルビーＢ，Ｃタイプのノイ
ズリダクシヨン方式が選択自在とされたテープレ
コーダに用いる１チツプIC（集積回路）方式のノ
イズ低減システムの回路を示している。
記録系について述べるに、記録信号（REC−
IN）は外部接続用のICピン（以下単にピンと略
記する）P1を介してアナログスイツチ機能を有
するスイツチアンプ１のＲ（記録用）入力へ印加
されており、このスイツチ出力は同じく次段のス
イツチアンプ２のＲ入力となる。このスイツチ出
力はピンP2とP3との間に外付けして設けられて
周波数特性を有するインピーダンス分圧回路４に
入力される。この分圧回路４は、信号ラインに等
価的に直列挿入された抵抗R1と、並列挿入され
てたコイルL1、コンデンサC1及び抵抗R2の直列
接続構成とを有しており、Ｃタイプ方式において
のみ必要ないわゆるスペクトラルスキユーイング
回路となつている。
IN）は外部接続用のICピン（以下単にピンと略
記する）P1を介してアナログスイツチ機能を有
するスイツチアンプ１のＲ（記録用）入力へ印加
されており、このスイツチ出力は同じく次段のス
イツチアンプ２のＲ入力となる。このスイツチ出
力はピンP2とP3との間に外付けして設けられて
周波数特性を有するインピーダンス分圧回路４に
入力される。この分圧回路４は、信号ラインに等
価的に直列挿入された抵抗R1と、並列挿入され
てたコイルL1、コンデンサC1及び抵抗R2の直列
接続構成とを有しており、Ｃタイプ方式において
のみ必要ないわゆるスペクトラルスキユーイング
回路となつている。
この回路４は、Ｃタイプの記録時において、
8KHz以上の高域におけるノイズリダクシヨン動
作を押え、再生時に基に戻すといういわゆるエン
フアシス回路であり、テープによる周波数特性の
劣化をなくすと共に高域信号が飽和して中域信号
変調等のミストラツキングを防止するものであ
る。これによつて、8KHz以上のノイズリダクシ
ヨン効果は悪くなるが、この帯域では低いレベル
になると聴感上での感度は悪くなるためにノイズ
としては感じられないことを利用している。
8KHz以上の高域におけるノイズリダクシヨン動
作を押え、再生時に基に戻すといういわゆるエン
フアシス回路であり、テープによる周波数特性の
劣化をなくすと共に高域信号が飽和して中域信号
変調等のミストラツキングを防止するものであ
る。これによつて、8KHz以上のノイズリダクシ
ヨン効果は悪くなるが、この帯域では低いレベル
になると聴感上での感度は悪くなるためにノイズ
としては感じられないことを利用している。
この分圧出力はスイツチアンプ５のＣ（Ｃタイ
プ）入力となる。このスペクトラルスキユーイン
グ回路４はＢタイプ若しくはOFFのときは勿論
ノイズリダクシヨンオフモードには不要であるた
めに、スイツチアンプ２のスイツチ出力がそのま
まスイツチアンプ５のＢ＆OFF（Ｂタイプ＆
OFF）入力へ導入され、Ｂ＆OFF／Ｃ切換に応
じてこのスイツチアンプ５によりスペクトラルス
キユーイング回路４を経た信号又はスイツチアン
プ２の出力そのままの信号が選択されることにな
る。
プ）入力となる。このスペクトラルスキユーイン
グ回路４はＢタイプ若しくはOFFのときは勿論
ノイズリダクシヨンオフモードには不要であるた
めに、スイツチアンプ２のスイツチ出力がそのま
まスイツチアンプ５のＢ＆OFF（Ｂタイプ＆
OFF）入力へ導入され、Ｂ＆OFF／Ｃ切換に応
じてこのスイツチアンプ５によりスペクトラルス
キユーイング回路４を経た信号又はスイツチアン
プ２の出力そのままの信号が選択されることにな
る。
当該スイツチアンプ５の出力は、スイツチアン
プ６のＲ入力となつており、このスイツチ出力
は、抵抗R3，R4及びオペアンプOP1よりなるイ
ンバータ７を経てスイツチアンプ８のＲ入力とな
る。アンプ８の出力はピンP4とP5との間に外付
けして設けられて周波数特性を有するインピーダ
ンス分圧回路９に入力される。この回路９は、信
号ラインに等価的な直列挿入された抵抗R5と、
並列挿入されたコンデンサC2及び抵抗R6，R7と
からなり、Ｃタイプ方式においてのみ必要とされ
るいわゆるアンチサチユレーシヨン回路として動
作する。
プ６のＲ入力となつており、このスイツチ出力
は、抵抗R3，R4及びオペアンプOP1よりなるイ
ンバータ７を経てスイツチアンプ８のＲ入力とな
る。アンプ８の出力はピンP4とP5との間に外付
けして設けられて周波数特性を有するインピーダ
ンス分圧回路９に入力される。この回路９は、信
号ラインに等価的な直列挿入された抵抗R5と、
並列挿入されたコンデンサC2及び抵抗R6，R7と
からなり、Ｃタイプ方式においてのみ必要とされ
るいわゆるアンチサチユレーシヨン回路として動
作する。
この回路９は、録音レベルが高くなると同時に
高域周波数は磁気テープの飽和により低下してく
るので大振幅信号に対してのみ実質的に働きテー
プの高域飽和を押えるものである。この分圧出力
はスイツチアンプ１０のＣ入力となる。このアン
チサチユレーシヨン回路９はＢタイプのときは勿
論ノイズリダクシヨンモードオフ時は不要である
ために、スイツチアンプ８のスイツチ出力がその
ままスイツチアンプ１０のＢ＆OFF入力へ導入
され、Ｂ＆OFF／Ｃ切換に応じてこのスイツチ
アンプ１０によりアンチサチユレーシヨン回路９
を経た信号又はスイツチアンプ８の出力そのまま
の信号が選択されることになる。
高域周波数は磁気テープの飽和により低下してく
るので大振幅信号に対してのみ実質的に働きテー
プの高域飽和を押えるものである。この分圧出力
はスイツチアンプ１０のＣ入力となる。このアン
チサチユレーシヨン回路９はＢタイプのときは勿
論ノイズリダクシヨンモードオフ時は不要である
ために、スイツチアンプ８のスイツチ出力がその
ままスイツチアンプ１０のＢ＆OFF入力へ導入
され、Ｂ＆OFF／Ｃ切換に応じてこのスイツチ
アンプ１０によりアンチサチユレーシヨン回路９
を経た信号又はスイツチアンプ８の出力そのまま
の信号が選択されることになる。
このスイツチアンプ１０の選択出力はスイツチ
アンプ１１のＲ入力となり、オペアンプOP2、抵
抗R8，R9よりなるインバータ１２を経てピンP6
へ録音出力（REC−OUT）として導出される。
以上が記録時の主信号系路である。
アンプ１１のＲ入力となり、オペアンプOP2、抵
抗R8，R9よりなるインバータ１２を経てピンP6
へ録音出力（REC−OUT）として導出される。
以上が記録時の主信号系路である。
次に、記録時のサイド信号系路について述べれ
ば、スイツチアンプ６のスイツチ出力がスイツチ
アンプ１３のＲ入力となり、この出力はピンP7
とP8との間に設けられたサイドチエーン固定フ
イルタ１４へ印加される。このフイルタ１４はハ
イパスフイルタ構成であり、ノイズリダクシヨン
動作を必要とする中高域信号を抽出してハイレベ
ルステージの副信号路回路１５へ出力する。この
ハイレベルステージの副信号路回路１５は、バリ
アブルレジスタ回路やピーク検波回路を有してお
り、入力信号が大きくても高域が含まれていない
場合には高域補正を大きくし、小さな入力信号で
も高域を多く含んでいれば低減効果を減らすよう
に動作する。このハイレベルステージの副信号路
回路１５の出力は抵抗R10を介してインバータ７
に入力され、このインバータにおいて主信号路系
の信号と加算される。更にアンプ８の出力をサイ
ドチエーン固定フイルタ１６及びローレベルステ
ージの副信号路回路１７のサイド信号路系に入力
して、先の回路１４，１５によるサイド信号路と
同様な信号処理を施すようにして２段プロセシン
グ構成とし、各段10dBずつに動作を分割するこ
とにより動作レベルを変えてダイナミツク動作領
域が重複しないようになされている。尚、サイド
チエーン固定フイルタ１６はピンP4とP9との間
に設けられており、ローレベルステージの副信号
路回路１７の出力が抵抗R11を介してインバータ
１２に入力され、主信号路系の信号と加算され
る。
ば、スイツチアンプ６のスイツチ出力がスイツチ
アンプ１３のＲ入力となり、この出力はピンP7
とP8との間に設けられたサイドチエーン固定フ
イルタ１４へ印加される。このフイルタ１４はハ
イパスフイルタ構成であり、ノイズリダクシヨン
動作を必要とする中高域信号を抽出してハイレベ
ルステージの副信号路回路１５へ出力する。この
ハイレベルステージの副信号路回路１５は、バリ
アブルレジスタ回路やピーク検波回路を有してお
り、入力信号が大きくても高域が含まれていない
場合には高域補正を大きくし、小さな入力信号で
も高域を多く含んでいれば低減効果を減らすよう
に動作する。このハイレベルステージの副信号路
回路１５の出力は抵抗R10を介してインバータ７
に入力され、このインバータにおいて主信号路系
の信号と加算される。更にアンプ８の出力をサイ
ドチエーン固定フイルタ１６及びローレベルステ
ージの副信号路回路１７のサイド信号路系に入力
して、先の回路１４，１５によるサイド信号路と
同様な信号処理を施すようにして２段プロセシン
グ構成とし、各段10dBずつに動作を分割するこ
とにより動作レベルを変えてダイナミツク動作領
域が重複しないようになされている。尚、サイド
チエーン固定フイルタ１６はピンP4とP9との間
に設けられており、ローレベルステージの副信号
路回路１７の出力が抵抗R11を介してインバータ
１２に入力され、主信号路系の信号と加算され
る。
次に、再生系について述べれば、再生信号
（PB−IN）はピンP10を介してスイツチアンプ１
のＰ入力となる。このスイツチ出力は、スイツチ
アンプ１１のＰ入力となつてインバータ１２を介
してスイツチアンプ８のＰ入力のうちの正相入力
となる。このアンプ８の出力とＰ入力のうちの逆
相入力との間にはＢタイプ及びＣタイプで切換制
御されるスイツチアンプ１０が設けられており、
Ｃタイプのときには、アンチサチユレーシヨン回
路９による分圧出力が、アンプ８の負帰還系に挿
入されることになり、またＢタイプ及びオフモー
ドのときには、この回路９はアンプ８の負帰換系
には挿入されないことになる。このアンプ８の出
力はサイドチエーン固定フイルタ１６及びローレ
ベルステージの副信号路回路１７のサイド信号路
を経てアンプ１，１１による再生信号とインバー
タ１２において加算される。アンチサチユレーシ
ヨン回路９を負帰還系とする帰還アンプ８の出力
はスイツチアンプ６のＰ入力となり、インバータ
７を介してスイツチアンプ１３のＰ入力となる。
このスイツチ出力はサイドチエーン固定フイルタ
１４及びハイレベルステージの副信号路回路１５
のサイド信号路を経て再びインバータ７において
主信号路の信号と加算される。この加算出力はス
イツチアンプ２のＰ入力のうち正相入力へ印加さ
れる。このアンプ２の出力とＰ入力の逆相入力と
の間にはＢタイプ及びＣタイプで切換え制御され
るスイツチアンプ５が設けられており、Ｃタイプ
の時には、スペクトラルスキユーイング回路４に
よる分圧出力がアンプ２の負帰還系に挿入される
ことになり、Ｂタイプ及びオフモードの時には、
この回路４はアンプ２の負帰還系には挿入されな
いことになる。このアンプ２の出力が再生出力
（PB／MON−OUT）となりピンP2より導出さ
れている。
（PB−IN）はピンP10を介してスイツチアンプ１
のＰ入力となる。このスイツチ出力は、スイツチ
アンプ１１のＰ入力となつてインバータ１２を介
してスイツチアンプ８のＰ入力のうちの正相入力
となる。このアンプ８の出力とＰ入力のうちの逆
相入力との間にはＢタイプ及びＣタイプで切換制
御されるスイツチアンプ１０が設けられており、
Ｃタイプのときには、アンチサチユレーシヨン回
路９による分圧出力が、アンプ８の負帰還系に挿
入されることになり、またＢタイプ及びオフモー
ドのときには、この回路９はアンプ８の負帰換系
には挿入されないことになる。このアンプ８の出
力はサイドチエーン固定フイルタ１６及びローレ
ベルステージの副信号路回路１７のサイド信号路
を経てアンプ１，１１による再生信号とインバー
タ１２において加算される。アンチサチユレーシ
ヨン回路９を負帰還系とする帰還アンプ８の出力
はスイツチアンプ６のＰ入力となり、インバータ
７を介してスイツチアンプ１３のＰ入力となる。
このスイツチ出力はサイドチエーン固定フイルタ
１４及びハイレベルステージの副信号路回路１５
のサイド信号路を経て再びインバータ７において
主信号路の信号と加算される。この加算出力はス
イツチアンプ２のＰ入力のうち正相入力へ印加さ
れる。このアンプ２の出力とＰ入力の逆相入力と
の間にはＢタイプ及びＣタイプで切換え制御され
るスイツチアンプ５が設けられており、Ｃタイプ
の時には、スペクトラルスキユーイング回路４に
よる分圧出力がアンプ２の負帰還系に挿入される
ことになり、Ｂタイプ及びオフモードの時には、
この回路４はアンプ２の負帰還系には挿入されな
いことになる。このアンプ２の出力が再生出力
（PB／MON−OUT）となりピンP2より導出さ
れている。
ピンP11による回路装置電源VCCを入力とする
パワーサプライ１８が設けられており、各アンプ
の電源、基準電圧等を供給し、またノイズリダク
シヨン動作モードコントロール回路１９が設けら
れており、外部の図示せぬモード選択スイツチに
よりピンP12に印加されOFF（オフ）、Ｂタイプ及
びＣタイプの各制御電圧に応じた３値出力を発生
するもので、スイツチアンプ５及び１０のスイツ
チ制御信号となると共に、ハイ及びローレベルス
テージの副信号路回路１５，１７やサイドチエー
ン固定フイルタ１４の特性制御信号となる。更
に、ピンP13に印加されて図示せぬREC／PBモー
ドスイツチに応じた信号に応動するREC／PBコ
ントロール回路２０が設けられており、記録及び
再生の各モードに対応してスイツチアンプ１，
２，６，８，１１及び１３がそのＲ及びＰ入力の
１つを選択するための制御信号を発生する。尚、
R14は接地端子である。
パワーサプライ１８が設けられており、各アンプ
の電源、基準電圧等を供給し、またノイズリダク
シヨン動作モードコントロール回路１９が設けら
れており、外部の図示せぬモード選択スイツチに
よりピンP12に印加されOFF（オフ）、Ｂタイプ及
びＣタイプの各制御電圧に応じた３値出力を発生
するもので、スイツチアンプ５及び１０のスイツ
チ制御信号となると共に、ハイ及びローレベルス
テージの副信号路回路１５，１７やサイドチエー
ン固定フイルタ１４の特性制御信号となる。更
に、ピンP13に印加されて図示せぬREC／PBモー
ドスイツチに応じた信号に応動するREC／PBコ
ントロール回路２０が設けられており、記録及び
再生の各モードに対応してスイツチアンプ１，
２，６，８，１１及び１３がそのＲ及びＰ入力の
１つを選択するための制御信号を発生する。尚、
R14は接地端子である。
スイツチアンプとしては、アナログスイツチを
用いることができるが、例えばオペアンプ構成の
入力段の差動アンプを切換えるべき入力信号数
（上記例では２個）だけ設け、これら差動アンプ
の出力を次段アンプの入力に共通に接続したもの
を用い、各差動アンプの定電流源を制御信号によ
りオンオフ制御する構成としても良いが、これに
限定されるものではない。
用いることができるが、例えばオペアンプ構成の
入力段の差動アンプを切換えるべき入力信号数
（上記例では２個）だけ設け、これら差動アンプ
の出力を次段アンプの入力に共通に接続したもの
を用い、各差動アンプの定電流源を制御信号によ
りオンオフ制御する構成としても良いが、これに
限定されるものではない。
ここで、スペクトラルスキユーイング回路であ
る時定数回路４について考えるに、Ｃタイプ方式
時には信号ラインに直列の抵抗R1と信号ライン
に並列のコイルL1、コンデンサC1及び抵抗R2の
直列接続構成とによる分圧回路の伝達特性GR
（ω）は、 GR（ω）＝Ｚ（ω）／（R1＋Ｚ（ω））……(1) と表わされる。ここに、Ｚ（ω）は信号ラインに
並列挿入されたインピーダンスを示している。こ
の(1)式で示される伝達特性GR（ω）が記録時に要
求される特性となるが、再生時においてはこの分
圧回路４がアンプ２の帰還系に挿入されるため
に、アンプ２における伝達特性GP（ω）は、アン
プ２のオープンループゲインが十分大であるとす
れば、 GP（ω）＝（R1＋Ｚ（ω））／Ｚ（ω） ＝１／GR（ω）……(2) となる。すなわち、記録時と再生時とにおけるス
ペクトラルスキユーイング回路４の特性は互いに
逆特性となつて、ノイズリダクシヨンシステムの
特性を十分満足し得るものとなる。これは、アン
チサチユレーシヨン回路である時定数回路９につ
いても全く同様となるものである。従つて、時定
数回路を録再時に共用可能となつて回路構成の簡
素化が図れることになる。
る時定数回路４について考えるに、Ｃタイプ方式
時には信号ラインに直列の抵抗R1と信号ライン
に並列のコイルL1、コンデンサC1及び抵抗R2の
直列接続構成とによる分圧回路の伝達特性GR
（ω）は、 GR（ω）＝Ｚ（ω）／（R1＋Ｚ（ω））……(1) と表わされる。ここに、Ｚ（ω）は信号ラインに
並列挿入されたインピーダンスを示している。こ
の(1)式で示される伝達特性GR（ω）が記録時に要
求される特性となるが、再生時においてはこの分
圧回路４がアンプ２の帰還系に挿入されるため
に、アンプ２における伝達特性GP（ω）は、アン
プ２のオープンループゲインが十分大であるとす
れば、 GP（ω）＝（R1＋Ｚ（ω））／Ｚ（ω） ＝１／GR（ω）……(2) となる。すなわち、記録時と再生時とにおけるス
ペクトラルスキユーイング回路４の特性は互いに
逆特性となつて、ノイズリダクシヨンシステムの
特性を十分満足し得るものとなる。これは、アン
チサチユレーシヨン回路である時定数回路９につ
いても全く同様となるものである。従つて、時定
数回路を録再時に共用可能となつて回路構成の簡
素化が図れることになる。
第２図は、第１図におけるOFF／Ｂ／Ｃコン
トロール回路１９の具体例を示す図であり、回路
電源VCCと接地間に抵抗R14、ダイオードD1，D2
及び抵抗R12がこの順に直列接続されている。抵
抗R14とダイオードD1との直列接続点には差動対
トランジスタQ1，Q2の一方のトランジスタQ1の
ベースが接続されており、ダイオードD1とD2と
の直列接続点における基準電圧VREFが順方向に接
続されたダイオードD3〜D5を介して差動対トラ
ンジスタQ3，Q4の一方のトランジスタQ3のベー
スへ供給されている。トランジスタQ3，Q4のエ
ミツタ共通点には定電流源I1が設けられており、
トランジスタQ1，Q2の差動回路がトランジスタ
Q4のコレクタ出力を電流源としている。トラン
ジスタQ1，Q2及びQ3の各コレクタには定電流源
I2，I3及びI4が夫々設けられている。トランジス
タQ2のベースには、ピンP12を介して入力された
OFF／Ｂ／Ｃの各モード指令信号が、抵抗R13を
介して印加されている。トランジスタQ2，Q4の
両ベース間にはダイオードD6，D7が順方向に直
列接続されており、トランジスタQ2のベースと
基準電圧VREFの発生点との間にはダイオードD8，
D9が順方向に直列接続されている。そして、ト
ランジスタQ1，Q2，Q3の各コレクタよりそれぞ
れＢ，Ｃ及びOFFの各モード制御信号が出力さ
れる。
トロール回路１９の具体例を示す図であり、回路
電源VCCと接地間に抵抗R14、ダイオードD1，D2
及び抵抗R12がこの順に直列接続されている。抵
抗R14とダイオードD1との直列接続点には差動対
トランジスタQ1，Q2の一方のトランジスタQ1の
ベースが接続されており、ダイオードD1とD2と
の直列接続点における基準電圧VREFが順方向に接
続されたダイオードD3〜D5を介して差動対トラ
ンジスタQ3，Q4の一方のトランジスタQ3のベー
スへ供給されている。トランジスタQ3，Q4のエ
ミツタ共通点には定電流源I1が設けられており、
トランジスタQ1，Q2の差動回路がトランジスタ
Q4のコレクタ出力を電流源としている。トラン
ジスタQ1，Q2及びQ3の各コレクタには定電流源
I2，I3及びI4が夫々設けられている。トランジス
タQ2のベースには、ピンP12を介して入力された
OFF／Ｂ／Ｃの各モード指令信号が、抵抗R13を
介して印加されている。トランジスタQ2，Q4の
両ベース間にはダイオードD6，D7が順方向に直
列接続されており、トランジスタQ2のベースと
基準電圧VREFの発生点との間にはダイオードD8，
D9が順方向に直列接続されている。そして、ト
ランジスタQ1，Q2，Q3の各コレクタよりそれぞ
れＢ，Ｃ及びOFFの各モード制御信号が出力さ
れる。
以上の構成において、抵抗R14，R12等による
分圧回路により発生される基準電圧VREFよりもダ
イオードD1の順方向電圧（≒VBE）だけ高い電圧
がトランジスタQ1のベース電圧となつている。
同様にトランジスタQ3のベース電圧は基準電圧
VREFよりも3VBEだけ低いものとなつている。今、
指令入力信号Vsの電位が＋VCCにほぼ等しくなつ
てＣモードが指令されると、トランジスタQ2の
ベースの電位が（VREF＋2VBE）となり、またト
ランジスタQ4のベースの電位が基準電圧VREFに
等しくなる。そうすると、第１差動対Q1及びQ2
においてトランジスタQ1のベースの電位よりト
ランジスタQ2のベースの電位が高くなつてトラ
ンジスタQ1がオフ、トランジスタQ2がオンとな
る。また、第２差動対Q3，Q4においてはトラン
ジスタQ3がオフ、トランジスタQ4がオンとなつ
て例えばI3とI1とが等しく設定されていればトラ
ンジスタQ2のコレクタより無電流信号からなる
Ｃモード制御信号Ｃが出力される。トランジスタ
Q1，Q3のコレクタからは定電流源I2，I4の各々に
よる定電流が出力されてOFF及びＢモードの無
電流信号からなる制御信号OFF及びＢは発生さ
れない。このＣモード制御信号が、スイツチアン
プ５，１０をＣ入力選択動作に制御すると共に、
サイドチエーン固定フイルタ１４，１６及びハイ
レベル、ローレベルステージの幅信号路回路１
５，１７をＣモード特性に夫々制御する。
分圧回路により発生される基準電圧VREFよりもダ
イオードD1の順方向電圧（≒VBE）だけ高い電圧
がトランジスタQ1のベース電圧となつている。
同様にトランジスタQ3のベース電圧は基準電圧
VREFよりも3VBEだけ低いものとなつている。今、
指令入力信号Vsの電位が＋VCCにほぼ等しくなつ
てＣモードが指令されると、トランジスタQ2の
ベースの電位が（VREF＋2VBE）となり、またト
ランジスタQ4のベースの電位が基準電圧VREFに
等しくなる。そうすると、第１差動対Q1及びQ2
においてトランジスタQ1のベースの電位よりト
ランジスタQ2のベースの電位が高くなつてトラ
ンジスタQ1がオフ、トランジスタQ2がオンとな
る。また、第２差動対Q3，Q4においてはトラン
ジスタQ3がオフ、トランジスタQ4がオンとなつ
て例えばI3とI1とが等しく設定されていればトラ
ンジスタQ2のコレクタより無電流信号からなる
Ｃモード制御信号Ｃが出力される。トランジスタ
Q1，Q3のコレクタからは定電流源I2，I4の各々に
よる定電流が出力されてOFF及びＢモードの無
電流信号からなる制御信号OFF及びＢは発生さ
れない。このＣモード制御信号が、スイツチアン
プ５，１０をＣ入力選択動作に制御すると共に、
サイドチエーン固定フイルタ１４，１６及びハイ
レベル、ローレベルステージの幅信号路回路１
５，１７をＣモード特性に夫々制御する。
その結果、ハイレベルステージの副信号路回路
１５において入力信号の低いレベルの中高域成分
が増強されてインバータ７にてもとの入力信号と
加算され最大10dBの圧縮がなされる。この圧縮
された入力信号の更に低いレベルの中高域成分が
ローレベルステージの幅信号路回路１７において
増強されることにより入力信号はトータル20dB
に圧縮されて記録出力となる。再生時においても
同様中高域成分の最大20dBの伸長がなされる。
１５において入力信号の低いレベルの中高域成分
が増強されてインバータ７にてもとの入力信号と
加算され最大10dBの圧縮がなされる。この圧縮
された入力信号の更に低いレベルの中高域成分が
ローレベルステージの幅信号路回路１７において
増強されることにより入力信号はトータル20dB
に圧縮されて記録出力となる。再生時においても
同様中高域成分の最大20dBの伸長がなされる。
次に指令入力信号Vsのレベルが略VREFに等し
くなつてＢモード指令とされると、トランジスタ
Q2のベースの電位が基準電位VREFのレベルに等
しくなり、トランジスタQ4のベースの電位が
（VREF−2VBE）となる。そうすると、第１差動対
Q1，Q2においてトランジスタQ1がオン、トラン
ジスタQ2がオフとなる。また、第２差動対Q3，
Q4においてトランジスタQ3がオフ、トランジス
タQ4がオンとなつて例えばI2とI1とが等しく設定
されているとすればトランジスタQ1のコレクタ
より無電流信号からなるＢモード制御信号Ｂが出
力される。トランジスタQ2，Q3のコレクタから
は定電流源I3，I4の各々による定電流が出力され
てOFF及びＣモードの無電流信号からなる制御
信号OFF及びＣは出力されない。
くなつてＢモード指令とされると、トランジスタ
Q2のベースの電位が基準電位VREFのレベルに等
しくなり、トランジスタQ4のベースの電位が
（VREF−2VBE）となる。そうすると、第１差動対
Q1，Q2においてトランジスタQ1がオン、トラン
ジスタQ2がオフとなる。また、第２差動対Q3，
Q4においてトランジスタQ3がオフ、トランジス
タQ4がオンとなつて例えばI2とI1とが等しく設定
されているとすればトランジスタQ1のコレクタ
より無電流信号からなるＢモード制御信号Ｂが出
力される。トランジスタQ2，Q3のコレクタから
は定電流源I3，I4の各々による定電流が出力され
てOFF及びＣモードの無電流信号からなる制御
信号OFF及びＣは出力されない。
このＢモード制御信号により、ローレベルステ
ージの副信号路回路１７内のバリアブルレジスタ
回路のインピーダンスが例えば数10Ω程度の極め
て低い値となり、このローレベルステージ副信号
路回路１７における低いレベルの中高域成分のの
増強作用がなくなる。また、スイツチアンプ５及
び１０がＢ＆OFF入力を選択してスペクトラル
スキユーイング回路４やアンチサチユレーシヨン
回路９を非活性化すると共に、サイドチエーン固
定フイルタ１４の時定数も切換えられる。その結
果、ハイレベルステージの副信号路回路１５にお
ける低レベルの中高域成分の増強だけがなされ
て、入力信号が最大10dB圧縮されて記録出力と
なる。また再生時にも同様に最大10dBの伸長が
なされる。
ージの副信号路回路１７内のバリアブルレジスタ
回路のインピーダンスが例えば数10Ω程度の極め
て低い値となり、このローレベルステージ副信号
路回路１７における低いレベルの中高域成分のの
増強作用がなくなる。また、スイツチアンプ５及
び１０がＢ＆OFF入力を選択してスペクトラル
スキユーイング回路４やアンチサチユレーシヨン
回路９を非活性化すると共に、サイドチエーン固
定フイルタ１４の時定数も切換えられる。その結
果、ハイレベルステージの副信号路回路１５にお
ける低レベルの中高域成分の増強だけがなされ
て、入力信号が最大10dB圧縮されて記録出力と
なる。また再生時にも同様に最大10dBの伸長が
なされる。
以上の如き切換制御がデコーダ部においてもな
され、エンコーダ部及びデコーダ部が共にＢモー
ドとなつて中高域成分の圧縮伸長による最大
10dBのノイズ抑制動作がなされることとなる。
され、エンコーダ部及びデコーダ部が共にＢモー
ドとなつて中高域成分の圧縮伸長による最大
10dBのノイズ抑制動作がなされることとなる。
次に、指令入力信号Vsの電位がほぼOVとなつ
てOFFモードが指令されると、トランジスタQ2，
Q4の各々のベースの電位がそれぞれ（VREF−
2VBE）、（VREF−4VBE）となる。そうすると、第
１差動対Q1，Q2においてトランジスタQ1がオン、
トランジスタQ2がオフとなる。また、第２差動
対Q3，Q4においてはトランジスタQ3がオン、ト
ランジスタQ4がオフとなつて例えばI4とI1とが等
しく設定されているとすれば無電流信号からなる
OFFモード制御信号OFFのみがトランジスタQ3
のコレクタから出力される。
てOFFモードが指令されると、トランジスタQ2，
Q4の各々のベースの電位がそれぞれ（VREF−
2VBE）、（VREF−4VBE）となる。そうすると、第
１差動対Q1，Q2においてトランジスタQ1がオン、
トランジスタQ2がオフとなる。また、第２差動
対Q3，Q4においてはトランジスタQ3がオン、ト
ランジスタQ4がオフとなつて例えばI4とI1とが等
しく設定されているとすれば無電流信号からなる
OFFモード制御信号OFFのみがトランジスタQ3
のコレクタから出力される。
このOFFモード制御信号により、ハイ及びロ
ーレベルステージの副信号路回路１５，１７の各
バリアブルレジスタ回路のインピーダンスが極め
て小なる値となり、低レベルの増強作用がなくな
る。また、スイツチアンプ５及び１０がＢ＆
OFF入力選択をなし、スペクトラルスキユーイ
ング回路４及びアンチサチユレーシヨン回路９の
バイパスがなされる。また、再生時に同様な
OFFモードとなるものである。
ーレベルステージの副信号路回路１５，１７の各
バリアブルレジスタ回路のインピーダンスが極め
て小なる値となり、低レベルの増強作用がなくな
る。また、スイツチアンプ５及び１０がＢ＆
OFF入力選択をなし、スペクトラルスキユーイ
ング回路４及びアンチサチユレーシヨン回路９の
バイパスがなされる。また、再生時に同様な
OFFモードとなるものである。
尚、上記実施例の説明ではモード制御信号
OFF，Ｂ，Ｃは無電流信号からなるものとして
行なわれているが逆に各モード時に電流が流入若
しくは流出の形で存在する状態としてモード制御
信号OFF，Ｂ，Ｃとすることも可能であり、か
かる場合は例えばトランジスタQ1，Q2，Q3のコ
レクタに接続されているI2，I3，I4の定電流にか
えていわゆる電流ミラー回路をそれぞれ接続する
ことによつてそれらのミラー回路の電流出力をモ
ード制御信号OFF，Ｂ，Ｃとして扱えば良いこ
とになる。
OFF，Ｂ，Ｃは無電流信号からなるものとして
行なわれているが逆に各モード時に電流が流入若
しくは流出の形で存在する状態としてモード制御
信号OFF，Ｂ，Ｃとすることも可能であり、か
かる場合は例えばトランジスタQ1，Q2，Q3のコ
レクタに接続されているI2，I3，I4の定電流にか
えていわゆる電流ミラー回路をそれぞれ接続する
ことによつてそれらのミラー回路の電流出力をモ
ード制御信号OFF，Ｂ，Ｃとして扱えば良いこ
とになる。
発明の効果
このように、本発明によればＢ及びＣタイプの
ドルビーノイズリダクシヨンシステムを簡単な構
成とすることができ、かつ上記の様に１チツプ
IC装置とした場合における外付き部品の削減が
顕著となり、また１個の外部制御用ピンのみで各
種動作モードが制御可能となる。
ドルビーノイズリダクシヨンシステムを簡単な構
成とすることができ、かつ上記の様に１チツプ
IC装置とした場合における外付き部品の削減が
顕著となり、また１個の外部制御用ピンのみで各
種動作モードが制御可能となる。
第１図は本発明の実施例の回路ブロツク図、第
２図は第１図の一部ブロツクの具体例を示す回路
図である。 主要部分の符号の説明、１，２，５，６，８，
１０，１１，１３……スイツチアンプ、４……ス
ペクトラルスキユーイング用時定数回路、９……
アンチサチユレーシヨン用時定数回路、P1〜P14
……外部接続用ICピン。
２図は第１図の一部ブロツクの具体例を示す回路
図である。 主要部分の符号の説明、１，２，５，６，８，
１０，１１，１３……スイツチアンプ、４……ス
ペクトラルスキユーイング用時定数回路、９……
アンチサチユレーシヨン用時定数回路、P1〜P14
……外部接続用ICピン。
Claims (1)
- １ 第１及び第２タイプのノイズ低減方式の動作
が可能なテープノイズ低減システムであつて、３
つのレベルのうちのいずれか１を取る指令信号が
印加される１個の制御入力端子と、第１及び第２
基準電位を発生する手段と、前記指令信号のレベ
ルに応じた電位を前記第１及び第２基準電位と比
較しその比較結果に応じて前記第１タイプのノイ
ズ低減モード、前記第２タイプのノイズ低減モー
ド及びノイズ低減動作停止モードのうちの１つに
切換え制御する３出力の切換制御信号を発生する
信号発生手段と、主信号系路内の第１所定レベル
以下の第１主信号の中高域成分を増減させてその
第１主信号と加算する第１副信号処理手段と、前
記主信号系路内の前記第１副信号処理手段の入出
力間とは別部分における前記第１所定レベルより
低いレベルである第２所定レベル以下の第２主信
号の中高域成分を増減させてその第２主信号と加
算する第２副信号処理手段とを備え、前記３出力
の切換制御信号に応じて前記第１及び第２副信号
処理手段の動作を制御することを特徴とするテー
プノイズ低減システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105236A JPS586614A (ja) | 1981-07-06 | 1981-07-06 | テ−プレコ−ダにおけるテ−プノイズ低減システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105236A JPS586614A (ja) | 1981-07-06 | 1981-07-06 | テ−プレコ−ダにおけるテ−プノイズ低減システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586614A JPS586614A (ja) | 1983-01-14 |
| JPH0315276B2 true JPH0315276B2 (ja) | 1991-02-28 |
Family
ID=14402012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105236A Granted JPS586614A (ja) | 1981-07-06 | 1981-07-06 | テ−プレコ−ダにおけるテ−プノイズ低減システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586614A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5476210A (en) * | 1977-11-30 | 1979-06-18 | Toshiba Corp | Noise reduction on-off device |
-
1981
- 1981-07-06 JP JP56105236A patent/JPS586614A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5476210A (en) * | 1977-11-30 | 1979-06-18 | Toshiba Corp | Noise reduction on-off device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS586614A (ja) | 1983-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0534804A1 (en) | Class-D BICMOS hearing aid output amplifier | |
| US4256980A (en) | Electronic switchover circuit | |
| US5942942A (en) | Differential amplifier with double output stages | |
| CA1188384A (en) | Noise reduction circuit | |
| US7038434B1 (en) | Voltage regulator | |
| US4354209A (en) | Recording/playing circuit | |
| JPH0315276B2 (ja) | ||
| US4177432A (en) | Multi output differential amplifier | |
| US6211730B1 (en) | Pre-amplifier circuit | |
| US4412189A (en) | Switchable signal compressor/signal expander | |
| JPH0239102B2 (ja) | ||
| US4473852A (en) | Noise reduction system | |
| KR0127491B1 (ko) | 헤드 앰프 | |
| JPS586612A (ja) | 回路特性制御装置 | |
| JPH0576043B2 (ja) | ||
| JPH0113647B2 (ja) | ||
| JPH0223089B2 (ja) | ||
| JP2611205B2 (ja) | 記録再生装置 | |
| JPS639688B2 (ja) | ||
| JP2547732B2 (ja) | リミッタ回路 | |
| JPS6316053B2 (ja) | ||
| JPH0447362B2 (ja) | ||
| JPS586508A (ja) | テ−プノイズ低減システム | |
| JPS6338122B2 (ja) | ||
| JPH0135534B2 (ja) |