JPH0113647B2 - - Google Patents
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- JPH0113647B2 JPH0113647B2 JP10522981A JP10522981A JPH0113647B2 JP H0113647 B2 JPH0113647 B2 JP H0113647B2 JP 10522981 A JP10522981 A JP 10522981A JP 10522981 A JP10522981 A JP 10522981A JP H0113647 B2 JPH0113647 B2 JP H0113647B2
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- Japan
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- transistor
- circuit
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- transistors
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- 230000003595 spectral effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
Landscapes
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、回路定数等の切換制御をなして複数
の互いに異なる作用をなすように構成された回路
に切換制御をなすために必要な切換制御信号を供
給する切換制御信号発生回路に関する。
の互いに異なる作用をなすように構成された回路
に切換制御をなすために必要な切換制御信号を供
給する切換制御信号発生回路に関する。
例えば、Ｂタイプ及びＣタイプドルビーシステ
ムの双方のノイズ低減システムに使用でき、更に
ノイズ低減動作の停止もなし得るコンパンダ
（Compander）回路がテープレコーダに内蔵され
ることが多くなつている。かかるコンパンダ回路
は、Ｂタイプドルビーシステムによるノイズ低減
動作モード（以下Ｂモードと略記する。）におい
ては中高域成分の圧縮伸長を行なつて最大10dB
のノイズ低減作用をなし、Ｃタイプドルビーシス
テムによるノイズ低減動作モード（以下Ｃモード
と略記する。）においては中高域成分の圧縮伸長
を行なつて最大20dBのノイズ低減作用をなし、
ノイズ低減動作停止モード（以下オフモードと略
記する。）においては入力信号を直線的に増幅し
て出力する。かかるコンパンダ回路の如く３以上
の動作モードを有する回路においては複数の切換
制御信号が必要となり、回路の入出力端子数を多
くする必要が生じて集積回路化が困難になるとい
う不都合が生じる。
ムの双方のノイズ低減システムに使用でき、更に
ノイズ低減動作の停止もなし得るコンパンダ
（Compander）回路がテープレコーダに内蔵され
ることが多くなつている。かかるコンパンダ回路
は、Ｂタイプドルビーシステムによるノイズ低減
動作モード（以下Ｂモードと略記する。）におい
ては中高域成分の圧縮伸長を行なつて最大10dB
のノイズ低減作用をなし、Ｃタイプドルビーシス
テムによるノイズ低減動作モード（以下Ｃモード
と略記する。）においては中高域成分の圧縮伸長
を行なつて最大20dBのノイズ低減作用をなし、
ノイズ低減動作停止モード（以下オフモードと略
記する。）においては入力信号を直線的に増幅し
て出力する。かかるコンパンダ回路の如く３以上
の動作モードを有する回路においては複数の切換
制御信号が必要となり、回路の入出力端子数を多
くする必要が生じて集積回路化が困難になるとい
う不都合が生じる。
本発明の目的は、単一の入力端子に供給された
切換指令信号に応じて複数の切換制御信号を発生
することによつて回路全体の入出力端子数を減少
させることができる切換制御信号発生回路を提供
することである。
切換指令信号に応じて複数の切換制御信号を発生
することによつて回路全体の入出力端子数を減少
させることができる切換制御信号発生回路を提供
することである。
本発明による切換制御信号発生回路は、単一の
入力信号の高レベル、低レベル、中間レベルの３
つの入力電圧レベルの各々に対応した複数の切換
制御信号を発生する構成となつている。
入力信号の高レベル、低レベル、中間レベルの３
つの入力電圧レベルの各々に対応した複数の切換
制御信号を発生する構成となつている。
以下、本発明を添付図面を参照して詳細に説明
する。
する。
第１図において入力信号がドルビーシステムに
おけるコンパンダ回路のエンコーダ部１に含まれ
るSS（スペクトラルスキユーイング）回路２に供
給されている。SS回路２において入力信号は２
入力１出力スイツチアンプ３の一方の入力端子に
直接供給されている。スイツチアンプ３の他方の
入力端子には中心周波数が約20KHzの帯域阻止フ
イルタ４を介して入力信号が供給される。スイツ
チアンプ３の出力は加算器５に供給されると共に
HLSの副信号路６に供給される。HLSの副信号
路６においてスイツチアンプ３の出力は高域フイ
ルタ７を介して可変インピーダンス回路８に供給
されて可変インピーダンス回路８の入力インピー
ダンスに応じたレベルに減衰されたのちにアンプ
９に供給される。アンプ９の出力は検波器１０に
供給されると共にOS（オーバーシユート抑制）回
路１１に供給される。検波器１０の出力は制御電
流発生回路１２に供給される。制御電流発生回路
１２は検波器１０の出力に応じた制御電流を可変
インピーダンス回路８に供給して可変インピーダ
ンス回路８の入力インピーダンスを変化させる。
また、可変インピーダンス回路８の制御電流を過
大にして入力インピーダンスを極めて小さくする
ための定電流源１３がスイツチング素子１４を介
して可変インピーダンス回路８の制御電流入力端
子に接続されている。そしてOS回路１１の出力
がHLSの副信号路６の出力として加算器５に供
給されてスイツチアンプ３の出力と加え合わされ
る。
おけるコンパンダ回路のエンコーダ部１に含まれ
るSS（スペクトラルスキユーイング）回路２に供
給されている。SS回路２において入力信号は２
入力１出力スイツチアンプ３の一方の入力端子に
直接供給されている。スイツチアンプ３の他方の
入力端子には中心周波数が約20KHzの帯域阻止フ
イルタ４を介して入力信号が供給される。スイツ
チアンプ３の出力は加算器５に供給されると共に
HLSの副信号路６に供給される。HLSの副信号
路６においてスイツチアンプ３の出力は高域フイ
ルタ７を介して可変インピーダンス回路８に供給
されて可変インピーダンス回路８の入力インピー
ダンスに応じたレベルに減衰されたのちにアンプ
９に供給される。アンプ９の出力は検波器１０に
供給されると共にOS（オーバーシユート抑制）回
路１１に供給される。検波器１０の出力は制御電
流発生回路１２に供給される。制御電流発生回路
１２は検波器１０の出力に応じた制御電流を可変
インピーダンス回路８に供給して可変インピーダ
ンス回路８の入力インピーダンスを変化させる。
また、可変インピーダンス回路８の制御電流を過
大にして入力インピーダンスを極めて小さくする
ための定電流源１３がスイツチング素子１４を介
して可変インピーダンス回路８の制御電流入力端
子に接続されている。そしてOS回路１１の出力
がHLSの副信号路６の出力として加算器５に供
給されてスイツチアンプ３の出力と加え合わされ
る。
加算器５の出力は、AS（飽和防止）回路１５及
びLLSの副信号路１６に供給される。AS回路１
５において、加算器５の出力はスイツチアンプ１
７の一方の入力端子にも供給される。スイツチア
ンプ１７の他方の入力端子にはフイルタ１８を介
して加算器５の出力が供給される。フイルタ１８
は、録音レベルが高くなるに従つて録音周波数特
性が高い方で低下するというテープの特性に合わ
せて高域において信号減衰量が大きくなるという
周波数特性を有している。LLSの副信号路１６
は、HLSの副信号路６と同様に高域フイルタ１
９、可変インピーダンス回路２０、アンプ２１、
検波器２２、OS回路２３、制御電流発生回路２
４、定電流源２５及びスイツチング素子２６で構
成されている。そしてOS回路２３の出力がLLS
の副信号路１６の出力として加算器２７に供給さ
れてAS回路１５の出力と加え合わされてエンコ
ーダ出力となる。
びLLSの副信号路１６に供給される。AS回路１
５において、加算器５の出力はスイツチアンプ１
７の一方の入力端子にも供給される。スイツチア
ンプ１７の他方の入力端子にはフイルタ１８を介
して加算器５の出力が供給される。フイルタ１８
は、録音レベルが高くなるに従つて録音周波数特
性が高い方で低下するというテープの特性に合わ
せて高域において信号減衰量が大きくなるという
周波数特性を有している。LLSの副信号路１６
は、HLSの副信号路６と同様に高域フイルタ１
９、可変インピーダンス回路２０、アンプ２１、
検波器２２、OS回路２３、制御電流発生回路２
４、定電流源２５及びスイツチング素子２６で構
成されている。そしてOS回路２３の出力がLLS
の副信号路１６の出力として加算器２７に供給さ
れてAS回路１５の出力と加え合わされてエンコ
ーダ出力となる。
エンコーダ出力はデツキ２８に録音信号として
供給される。デツキ２８より出力される再生出力
はデコーダ２９に供給される。デコーダ２９にお
いて再生出力は加算器３０に供給される。加算器
３０の出力はインバータ３１を介してAS回路１
５′に供給される。AS回路１５′の出力はLLSの
副信号路１６′及び加算器３２に供給される。
LLSの副信号路１６′の出力は加算器３０に供給
されて再生出力と加え合わされる。加算器３２の
出力はインバータ３３を介してHLSの副信号路
６′及びSS回路２′に供給される。HLSの副信号
路６′の出力は加算器３４に供給されてAS回路１
５′の出力と加え合わされる。そして、SS回路
２′の出力がデコーダ出力として図示せぬアンプ
等に供給される。尚、HLSの副信号路６，６′，
LLSの副信号路１６，１６′は、互いに同様な構
成となつており、SS回路２，２′，AS回路１５，
１５′においてはそれぞれ互いに逆の周波数特性
となつている。
供給される。デツキ２８より出力される再生出力
はデコーダ２９に供給される。デコーダ２９にお
いて再生出力は加算器３０に供給される。加算器
３０の出力はインバータ３１を介してAS回路１
５′に供給される。AS回路１５′の出力はLLSの
副信号路１６′及び加算器３２に供給される。
LLSの副信号路１６′の出力は加算器３０に供給
されて再生出力と加え合わされる。加算器３２の
出力はインバータ３３を介してHLSの副信号路
６′及びSS回路２′に供給される。HLSの副信号
路６′の出力は加算器３４に供給されてAS回路１
５′の出力と加え合わされる。そして、SS回路
２′の出力がデコーダ出力として図示せぬアンプ
等に供給される。尚、HLSの副信号路６，６′，
LLSの副信号路１６，１６′は、互いに同様な構
成となつており、SS回路２，２′，AS回路１５，
１５′においてはそれぞれ互いに逆の周波数特性
となつている。
一方、エンコーダ１及びデコーダ２９の動作モ
ードを切換制御するための切換制御信号としてオ
フモード制御信号ａ，Ｂモード制御信号ｂ，Ｃモ
ード制御信号ｃを発生する切換制御信号発生回路
３４が設けられている。切換制御信号発生回路３
４において、電源＋VCCと接地間に抵抗R1、ダイ
オードD1，D2、抵抗R2が直列接続されている。
抵抗R1とダイオードD1の直列接続点J1には第１
トランジスタQ1のベースが接続されている。第
１トランジスタQ1及び第２トランジスタQ2によ
つて第１差動対３５が形成されている。ダイオー
ドD1とD2の直列接続点J2に発生した基準電圧
VREFが順方向に直列接続されたダイオードD3，
D4，D5を介して第３トランジスタQ3のベースに
供給される。第３トランジスタQ3及び第４トラ
ンジスタQ4によつて第２差動対３６が形成され
ている。また、抵抗R1，R2、ダイオードD1乃至
D5によつて定電圧発生手段３７が形成されてい
る。トランジスタQ1，Q2のエミツタ共通接続点
にはトランジスタQ4のコレクタが接続されてい
る。トランジスタQ3，Q4のエミツタ共通接続点
と接地間には定電流源I1が接続されている。電源
＋VCCとトランジスタQ1，Q2，Q3の各々のコレク
タ間には例えば定電流源I2，I3，I4の各々が接続
されている。トランジスタQ2のベースには抵抗
R3を介して切換制御のための入力信号VSが供給
される。トランジスタQ2，Q4の各々のベース間
にはダイオードD6，D7が順方向に直列接続され
ている。また、トランジスタQ2のベースと基準
電圧VREFである接続点J2間にはダイオードD8，
D9が順方向に直列接続されていると共にそれら
と並列になるようにダイオードD10，D11が逆方
向に直列接続されている。これら抵抗R3及びダ
イオードD6乃至D11によつて入力電圧変換手段３
８が形成されている。そして、トランジスタQ1，
Q2，Q3の各々のコレクタよりＢモード制御信号
ｂ、Ｃモード制御信号ｃ、オフモード制御信号ａ
の各々が出力される。
ードを切換制御するための切換制御信号としてオ
フモード制御信号ａ，Ｂモード制御信号ｂ，Ｃモ
ード制御信号ｃを発生する切換制御信号発生回路
３４が設けられている。切換制御信号発生回路３
４において、電源＋VCCと接地間に抵抗R1、ダイ
オードD1，D2、抵抗R2が直列接続されている。
抵抗R1とダイオードD1の直列接続点J1には第１
トランジスタQ1のベースが接続されている。第
１トランジスタQ1及び第２トランジスタQ2によ
つて第１差動対３５が形成されている。ダイオー
ドD1とD2の直列接続点J2に発生した基準電圧
VREFが順方向に直列接続されたダイオードD3，
D4，D5を介して第３トランジスタQ3のベースに
供給される。第３トランジスタQ3及び第４トラ
ンジスタQ4によつて第２差動対３６が形成され
ている。また、抵抗R1，R2、ダイオードD1乃至
D5によつて定電圧発生手段３７が形成されてい
る。トランジスタQ1，Q2のエミツタ共通接続点
にはトランジスタQ4のコレクタが接続されてい
る。トランジスタQ3，Q4のエミツタ共通接続点
と接地間には定電流源I1が接続されている。電源
＋VCCとトランジスタQ1，Q2，Q3の各々のコレク
タ間には例えば定電流源I2，I3，I4の各々が接続
されている。トランジスタQ2のベースには抵抗
R3を介して切換制御のための入力信号VSが供給
される。トランジスタQ2，Q4の各々のベース間
にはダイオードD6，D7が順方向に直列接続され
ている。また、トランジスタQ2のベースと基準
電圧VREFである接続点J2間にはダイオードD8，
D9が順方向に直列接続されていると共にそれら
と並列になるようにダイオードD10，D11が逆方
向に直列接続されている。これら抵抗R3及びダ
イオードD6乃至D11によつて入力電圧変換手段３
８が形成されている。そして、トランジスタQ1，
Q2，Q3の各々のコレクタよりＢモード制御信号
ｂ、Ｃモード制御信号ｃ、オフモード制御信号ａ
の各々が出力される。
オフモード制御信号ａは、HLSの副信号路６
におけるスイツチング素子１４の制御入力端子に
供給されると共にOR回路３９，４０，４１の
各々を介してスイツチアンプ３の一方の制御入力
端子、スイツチング素子２６の制御入力端子、ス
イツチアンプ１７の一方の制御入力端子の各々に
供給される。更に、オフモード制御信号ａはデコ
ーダ部２９の対応する各部（図示せず）にも供給
される。Ｂモード制御信号ｂは、HLSの副信号
路６におけるフイルタ７、検波器１０、OS回路
１１に供給されると共にOR回路３９，４０，４
１の各々を介してスイツチアンプ３の一方の制御
入力端子、スイツチング素子２６の制御入力端
子、スイツチアンプ１７の一方の制御入力端子の
各々に供給される。そして、更にＢモード制御信
号ｂもデコーダ部２９の対応する各部（図示せ
ず）に供給される。Ｃモード制御信号ｃは、AS
回路１５，SS回路２の各々におけるスイツチア
ンプ１７，３の各々の他方の入力端子、HLSの
副信号路６における制御電流発生回路１２の制御
入力端子及びデコーダ部２９の対応する各部（図
示せず）に供給される。
におけるスイツチング素子１４の制御入力端子に
供給されると共にOR回路３９，４０，４１の
各々を介してスイツチアンプ３の一方の制御入力
端子、スイツチング素子２６の制御入力端子、ス
イツチアンプ１７の一方の制御入力端子の各々に
供給される。更に、オフモード制御信号ａはデコ
ーダ部２９の対応する各部（図示せず）にも供給
される。Ｂモード制御信号ｂは、HLSの副信号
路６におけるフイルタ７、検波器１０、OS回路
１１に供給されると共にOR回路３９，４０，４
１の各々を介してスイツチアンプ３の一方の制御
入力端子、スイツチング素子２６の制御入力端
子、スイツチアンプ１７の一方の制御入力端子の
各々に供給される。そして、更にＢモード制御信
号ｂもデコーダ部２９の対応する各部（図示せ
ず）に供給される。Ｃモード制御信号ｃは、AS
回路１５，SS回路２の各々におけるスイツチア
ンプ１７，３の各々の他方の入力端子、HLSの
副信号路６における制御電流発生回路１２の制御
入力端子及びデコーダ部２９の対応する各部（図
示せず）に供給される。
以上の構成において、接続点J2に発生する基準
電圧VREFは電源電圧＋VCCを抵抗R1，R2によつて
分圧した電位に等しい。そして、トランジスタ
Q1のベースの電位は基準電圧VREFよりダイオー
ドD1の順方向電圧VBE分だけ高い第１所定電位
（VREF＋VBE）となる。同様にトランジスタQ3の
ベース電位は基準電圧VREFより3VBE分だけ低い
第２所定電位（VREF−3VBE）となる。今、切換
制御のための入力信号VSの電位が＋VCCにほぼ等
しくなつてＣモードが指令されると、トランジス
タQ2のベースの電位が（VREF＋2VBE）となり、
またトランジスタQ4のベースの電位が基準電圧
VREFに等しくなる。そうすると、第１差動対３５
においてトランジスタQ1のベースの電位よりト
ランジスタQ2のベースの電位が高くなつてトラ
ンジスタQ1がオフ、トランジスタQ2がオンとな
る。また、第２差動対３６においてはトランジス
タQ3がオフ、トランジスタQ4がオンとなつて例
えばI3とI1が等しく設定されているとすればトラ
ンジスタQ2のコレクタより無電流信号からなる
Ｃモード制御信号ｃが出力される。トランジスタ
Q1，Q3のコレクタからは定電流源I2，I4の各々に
よる定電流が出力されてオフ及びＢモードの無電
流信号からなる制御信号ａ及びｂは出力されな
い。Ｃモード制御信号ｃによつて制御電流発生回
路１２が例えばＢモード時の２倍の制御電流を発
生して可変インピーダンス素子８に供給するよう
に回路定数等の切換変更をなし、またスイツチア
ンプ３及び１７の各々が入力段の切換変更をなし
てフイルタ４，１８の各々の出力を選択的に出力
する。この結果、HLSの副信号路６において入
力信号の低いレベルの中高域成分が増強されたの
ち加算器５によつてもとの入力信号に加え合わさ
れて入力信号が最大10dB圧縮される。この圧縮
された入力信号のさらに低いレベルの中高域成分
がLLSの副信号路１６において増強されることに
より入力信号はトータル20dB圧縮されてエンコ
ーダ出力となる。
電圧VREFは電源電圧＋VCCを抵抗R1，R2によつて
分圧した電位に等しい。そして、トランジスタ
Q1のベースの電位は基準電圧VREFよりダイオー
ドD1の順方向電圧VBE分だけ高い第１所定電位
（VREF＋VBE）となる。同様にトランジスタQ3の
ベース電位は基準電圧VREFより3VBE分だけ低い
第２所定電位（VREF−3VBE）となる。今、切換
制御のための入力信号VSの電位が＋VCCにほぼ等
しくなつてＣモードが指令されると、トランジス
タQ2のベースの電位が（VREF＋2VBE）となり、
またトランジスタQ4のベースの電位が基準電圧
VREFに等しくなる。そうすると、第１差動対３５
においてトランジスタQ1のベースの電位よりト
ランジスタQ2のベースの電位が高くなつてトラ
ンジスタQ1がオフ、トランジスタQ2がオンとな
る。また、第２差動対３６においてはトランジス
タQ3がオフ、トランジスタQ4がオンとなつて例
えばI3とI1が等しく設定されているとすればトラ
ンジスタQ2のコレクタより無電流信号からなる
Ｃモード制御信号ｃが出力される。トランジスタ
Q1，Q3のコレクタからは定電流源I2，I4の各々に
よる定電流が出力されてオフ及びＢモードの無電
流信号からなる制御信号ａ及びｂは出力されな
い。Ｃモード制御信号ｃによつて制御電流発生回
路１２が例えばＢモード時の２倍の制御電流を発
生して可変インピーダンス素子８に供給するよう
に回路定数等の切換変更をなし、またスイツチア
ンプ３及び１７の各々が入力段の切換変更をなし
てフイルタ４，１８の各々の出力を選択的に出力
する。この結果、HLSの副信号路６において入
力信号の低いレベルの中高域成分が増強されたの
ち加算器５によつてもとの入力信号に加え合わさ
れて入力信号が最大10dB圧縮される。この圧縮
された入力信号のさらに低いレベルの中高域成分
がLLSの副信号路１６において増強されることに
より入力信号はトータル20dB圧縮されてエンコ
ーダ出力となる。
以上の如き切換制御がデコーダ部２９において
もなされ、エンコーダ部１、デコーダ部２９が共
にＣモードとなつて中高域成分の圧縮伸長による
最大20dBのノイズ低減動作がなされることとな
る。
もなされ、エンコーダ部１、デコーダ部２９が共
にＣモードとなつて中高域成分の圧縮伸長による
最大20dBのノイズ低減動作がなされることとな
る。
次に、切換制御のための入力信号VSのレベル
がほぼ基準電圧VREFのレベルに等しくなつてＢモ
ードが指令されると、トランジスタQ2のベース
の電位が基準電圧VREFのレベルに等しくなり、ト
ランジスタQ4のベースの電位が（VREF−2VBE）
となる。そうすると、第１差動対３５においてト
ランジスタQ1がオン、トランジスタQ2がオフと
なる。また、第２差動対３６においてトランジス
タQ3がオフ、トランジスタQ4がオンとなつて例
えばI2とI1とが等しく設定されているとすればト
ランジスタQ1のコレクタより無電流信号からな
るＢモード制御信号ｂが出力される。トランジス
タQ2，Q3のコレクタからは定電流源I3，I4の各々
による定電流が出力されてオフ及びＣモードの無
電流信号からなる制御信号ａ及びｃは出力されな
くなる。Ｂモード制御信号ｂによつてLLSの副信
号路１６におけるスイツチング素子２６がオンと
なつて可変インピーダンス素子２０における制御
電流が過大となり、可変インピーダンス素子２０
の入力インピーダンスが例えば数10Ω程度の極め
て小さい値となつてLLSの副信号路１６における
低いレベルの中高域成分の増強作用がなくなる。
また、HLSの副信号路６におけるフイルタ７、
検波器１０の時定数回路、OS回路１１の各々の
回路定数が切換変更される。また、それと同時に
SS回路２、AS回路１５においてはスイツチアン
プ３，１７の各々の入力段の切換変更がなされて
一方の入力端子に供給された信号すなわちフイル
タ４，１８の各々を介さず直接入力された信号が
選択的に出力されるようになる。その結果、
HLSの副信号路６における低いレベルの中高域
成分の増強だけがなされることとなつて入力信号
が最大10dB圧縮されてエンコーダ出力となる。
がほぼ基準電圧VREFのレベルに等しくなつてＢモ
ードが指令されると、トランジスタQ2のベース
の電位が基準電圧VREFのレベルに等しくなり、ト
ランジスタQ4のベースの電位が（VREF−2VBE）
となる。そうすると、第１差動対３５においてト
ランジスタQ1がオン、トランジスタQ2がオフと
なる。また、第２差動対３６においてトランジス
タQ3がオフ、トランジスタQ4がオンとなつて例
えばI2とI1とが等しく設定されているとすればト
ランジスタQ1のコレクタより無電流信号からな
るＢモード制御信号ｂが出力される。トランジス
タQ2，Q3のコレクタからは定電流源I3，I4の各々
による定電流が出力されてオフ及びＣモードの無
電流信号からなる制御信号ａ及びｃは出力されな
くなる。Ｂモード制御信号ｂによつてLLSの副信
号路１６におけるスイツチング素子２６がオンと
なつて可変インピーダンス素子２０における制御
電流が過大となり、可変インピーダンス素子２０
の入力インピーダンスが例えば数10Ω程度の極め
て小さい値となつてLLSの副信号路１６における
低いレベルの中高域成分の増強作用がなくなる。
また、HLSの副信号路６におけるフイルタ７、
検波器１０の時定数回路、OS回路１１の各々の
回路定数が切換変更される。また、それと同時に
SS回路２、AS回路１５においてはスイツチアン
プ３，１７の各々の入力段の切換変更がなされて
一方の入力端子に供給された信号すなわちフイル
タ４，１８の各々を介さず直接入力された信号が
選択的に出力されるようになる。その結果、
HLSの副信号路６における低いレベルの中高域
成分の増強だけがなされることとなつて入力信号
が最大10dB圧縮されてエンコーダ出力となる。
以上の如き切換制御がデコーダ部２９において
もなされ、エンコーダ部１及びデコーダ部２９が
共にＢモードとなつて中高域成分の圧縮伸長によ
る最大10dBのノイズ低減動作がなされることと
なる。
もなされ、エンコーダ部１及びデコーダ部２９が
共にＢモードとなつて中高域成分の圧縮伸長によ
る最大10dBのノイズ低減動作がなされることと
なる。
次に、切換制御のための入力信号VSのレベル
がほぼOVとなつてオフモードが指令されると、
トランジスタQ2，Q4の各々のベースのレベルが
それぞれ（VREF−2VBE），（VREF−4VBE）となる。
そうすると、第１差動対３５においてトランジス
タQ1がオン、トランジスタQ2がオフとなる。ま
た、第２差動対３６においてはトランジスタQ3
がオン、トランジスタQ4がオフとなつて例えばI4
とI1とが等しく設定されているとすれば無電流信
号からなるオフモード制御信号ａのみがトランジ
スタQ3のコレクタから出力される。このオフモ
ード制御信号ａによつてHLSの副信号路６，
LLSの副信号路１６の各々におけるスイツチング
素子１４，２６の各々が共にオンとなつて可変イ
ンピーダンス素止８，２０の各々の入力インピー
ダンスが極めて小さい値になり、HLSの副信号
路６，LLSの副信号路１６の各々における低いレ
ベルの中高域成分の増強作用がなくなる。また、
SS回路２，AS回路１５においてはスイツチアン
プ３，１７の各々の入力段の切換変更がなされて
フイルタ４，１８の各々を介さず直接入力された
信号が選択的に出力されるようになる。
がほぼOVとなつてオフモードが指令されると、
トランジスタQ2，Q4の各々のベースのレベルが
それぞれ（VREF−2VBE），（VREF−4VBE）となる。
そうすると、第１差動対３５においてトランジス
タQ1がオン、トランジスタQ2がオフとなる。ま
た、第２差動対３６においてはトランジスタQ3
がオン、トランジスタQ4がオフとなつて例えばI4
とI1とが等しく設定されているとすれば無電流信
号からなるオフモード制御信号ａのみがトランジ
スタQ3のコレクタから出力される。このオフモ
ード制御信号ａによつてHLSの副信号路６，
LLSの副信号路１６の各々におけるスイツチング
素子１４，２６の各々が共にオンとなつて可変イ
ンピーダンス素止８，２０の各々の入力インピー
ダンスが極めて小さい値になり、HLSの副信号
路６，LLSの副信号路１６の各々における低いレ
ベルの中高域成分の増強作用がなくなる。また、
SS回路２，AS回路１５においてはスイツチアン
プ３，１７の各々の入力段の切換変更がなされて
フイルタ４，１８の各々を介さず直接入力された
信号が選択的に出力されるようになる。
以上の如き切換制御がデコーダ部２９において
もなされ、エンコーダ部１及びデコーダ部２９が
共にオフモードとなつてノイズ低減動作がなされ
ないこととなる。
もなされ、エンコーダ部１及びデコーダ部２９が
共にオフモードとなつてノイズ低減動作がなされ
ないこととなる。
尚、切換制御のための入力信号VSが供給され
ない場合は、ダイオードD10及びD11によつてト
ランジスタQ2のベースの電位が（VREF−2VBE）
となり、かつダイオードD6及びD7によつてトラ
ンジスタQ4のベースの電位が（VREF−4VBE）と
なつてオフモードが指令されたときと同様の切換
制御がなされる。従つて、入力信号VSが供給さ
れる入力端子が断線等によつてオープン状態とな
つても動作が不安定になることはない。
ない場合は、ダイオードD10及びD11によつてト
ランジスタQ2のベースの電位が（VREF−2VBE）
となり、かつダイオードD6及びD7によつてトラ
ンジスタQ4のベースの電位が（VREF−4VBE）と
なつてオフモードが指令されたときと同様の切換
制御がなされる。従つて、入力信号VSが供給さ
れる入力端子が断線等によつてオープン状態とな
つても動作が不安定になることはない。
第１図の回路例においては、切換制御信号発生
回路３４における接続点J2と接地間に基準電圧
VREFの変動を防止するためにコンデンサを接続し
た場合、電源投入がなされて電源＋VCCが立上つ
たときに基準電圧VREFは抵抗R1と該コンデンサ
とによつて定まる時定数をもつて上昇することに
なる。このため、電源投入直後においてトランジ
スタQ3のベースのレベルが定常状態におけるレ
ベルより低い状態が現出してモード制御信号ａ，
ｂ，ｃのいずれも出力されない状態が現出するこ
とがある。そうすると、スイツチアンプ３，１７
の各々においては、制御信号ａ，ｂ，ｃのうちの
いずれかによつて制御される構成であるため制御
信号ａ，ｂ，ｃのいずれかが供給され始めた時に
スイツチアンプ３，１７が急激にオフからオンと
なりその出力の直流電圧がOVから＋VCCへ、＋VCC
からOVという過程をたどつてから中点電位に移
行する。かかる過程においてエンコーダ出力にク
リツクノイズが発生する等の不具合が生ずる。
回路３４における接続点J2と接地間に基準電圧
VREFの変動を防止するためにコンデンサを接続し
た場合、電源投入がなされて電源＋VCCが立上つ
たときに基準電圧VREFは抵抗R1と該コンデンサ
とによつて定まる時定数をもつて上昇することに
なる。このため、電源投入直後においてトランジ
スタQ3のベースのレベルが定常状態におけるレ
ベルより低い状態が現出してモード制御信号ａ，
ｂ，ｃのいずれも出力されない状態が現出するこ
とがある。そうすると、スイツチアンプ３，１７
の各々においては、制御信号ａ，ｂ，ｃのうちの
いずれかによつて制御される構成であるため制御
信号ａ，ｂ，ｃのいずれかが供給され始めた時に
スイツチアンプ３，１７が急激にオフからオンと
なりその出力の直流電圧がOVから＋VCCへ、＋VCC
からOVという過程をたどつてから中点電位に移
行する。かかる過程においてエンコーダ出力にク
リツクノイズが発生する等の不具合が生ずる。
そこで、第２図にかかる不具合の発生を防止し
た回路例を示す。第２図において、切換制御信号
発生回路３４のみが示されており、エンコーダ部
１、デツキ２８、デコーダ部２９は第１図と同一
の構成となつているため省略されている。切換制
御信号発生回路３４において、差動対３５，３
６、定電圧発生手手段３７、入力電圧変換手段３
８は第１図と同様に接続されている。しかしなが
ら、本例においては定電圧発生回路３７において
接続点J2と接地間にVREF変動防止用コンデンサＣ
が接続されている。また、抵抗R1，R2、ダイオ
ードD1，D2，D3，D4で構成された電圧発生回路
の他にさらにもう一つの電圧発生回路４２が設け
られている。この電圧発生回路４２は、電流吸込
み端子が電源＋VCCに接続された定電流源I5と、
定電流源I5の電流吐出し端子にカソードを接続さ
れかつアノードを接地された定電圧ダイオード
DZとからなつている。また、更に定電圧ダイオ
ードDZのカソードとトランジスタQ3のベース間
に順方向にダイオードD12が接続されて設けられ
ている。尚、定電圧ダイオードDZのツエナー電
圧VZは、基準電圧VREFが定常状態において例え
ばVCC/2となるように抵抗R1，R2の抵抗値が設定
されたときにおいて（VCC/2−2VBE）より低い範
囲において（VCC/2−2VBE）に十分近い電圧とな
つている。
た回路例を示す。第２図において、切換制御信号
発生回路３４のみが示されており、エンコーダ部
１、デツキ２８、デコーダ部２９は第１図と同一
の構成となつているため省略されている。切換制
御信号発生回路３４において、差動対３５，３
６、定電圧発生手手段３７、入力電圧変換手段３
８は第１図と同様に接続されている。しかしなが
ら、本例においては定電圧発生回路３７において
接続点J2と接地間にVREF変動防止用コンデンサＣ
が接続されている。また、抵抗R1，R2、ダイオ
ードD1，D2，D3，D4で構成された電圧発生回路
の他にさらにもう一つの電圧発生回路４２が設け
られている。この電圧発生回路４２は、電流吸込
み端子が電源＋VCCに接続された定電流源I5と、
定電流源I5の電流吐出し端子にカソードを接続さ
れかつアノードを接地された定電圧ダイオード
DZとからなつている。また、更に定電圧ダイオ
ードDZのカソードとトランジスタQ3のベース間
に順方向にダイオードD12が接続されて設けられ
ている。尚、定電圧ダイオードDZのツエナー電
圧VZは、基準電圧VREFが定常状態において例え
ばVCC/2となるように抵抗R1，R2の抵抗値が設定
されたときにおいて（VCC/2−2VBE）より低い範
囲において（VCC/2−2VBE）に十分近い電圧とな
つている。
かかる構成において、電源が投入されて電源＋
VCCが立上るとトランジスタQ3のベースの電位は
瞬時に（VZ−VBE）となつて定常時における電位
（VCC/2−3VBE）より低い範囲において（VCC/2−
3VBE）に十分近い電位となる。このため、電源
投入直後においてモード制御信号ａが瞬時に出力
されることとなり第１図のスイツチアンプ３，１
７はすぐさまオンとなるからエンコーダ出力のク
リツクノイズの発生が防止されることとなる。ま
た、定常時においてはトランジスタQ3のベース
の電位が（VCC/2−3VBE）となつてダイオードD12
がオフ状態となるので出力端子と接地間に蓄電手
段がないために変動する恐れのある電圧発生回路
４２の出力電圧がトランジスタQ3のベースに供
給されないこととなつて安定した動作が得られ
る。
VCCが立上るとトランジスタQ3のベースの電位は
瞬時に（VZ−VBE）となつて定常時における電位
（VCC/2−3VBE）より低い範囲において（VCC/2−
3VBE）に十分近い電位となる。このため、電源
投入直後においてモード制御信号ａが瞬時に出力
されることとなり第１図のスイツチアンプ３，１
７はすぐさまオンとなるからエンコーダ出力のク
リツクノイズの発生が防止されることとなる。ま
た、定常時においてはトランジスタQ3のベース
の電位が（VCC/2−3VBE）となつてダイオードD12
がオフ状態となるので出力端子と接地間に蓄電手
段がないために変動する恐れのある電圧発生回路
４２の出力電圧がトランジスタQ3のベースに供
給されないこととなつて安定した動作が得られ
る。
尚、上記実施例の説明ではモード制御信号ａ，
ｂ，ｃは無電流信号からなるものとして行なわれ
ているが逆に各モード時に電流が流入若しくは流
出の形で存在する状態としてモード制御信号ａ，
ｂ，ｃとすることも可能であり、かかる場合は例
えばトランジスタQ1，Q2，Q3のコレクタに接続
されている。I2，I3，I4の定電流源にかえていわ
ゆる電流ミラー回路をそれぞれに接続することに
よつてそれらのミラー回路の電流出力をモード制
御信号ａ，ｂ，ｃとして扱えば良いことになる。
ｂ，ｃは無電流信号からなるものとして行なわれ
ているが逆に各モード時に電流が流入若しくは流
出の形で存在する状態としてモード制御信号ａ，
ｂ，ｃとすることも可能であり、かかる場合は例
えばトランジスタQ1，Q2，Q3のコレクタに接続
されている。I2，I3，I4の定電流源にかえていわ
ゆる電流ミラー回路をそれぞれに接続することに
よつてそれらのミラー回路の電流出力をモード制
御信号ａ，ｂ，ｃとして扱えば良いことになる。
以上詳述した如く本発明による切換制御信号発
生回路は、単一の入力信号の異なる３つの状態の
各々に応じて切換制御信号を発生する構成となつ
ているので、切換制御用の入力端子を単一にする
ことができて回路全体の入出力端子数を減少させ
ることができることとなる。
生回路は、単一の入力信号の異なる３つの状態の
各々に応じて切換制御信号を発生する構成となつ
ているので、切換制御用の入力端子を単一にする
ことができて回路全体の入出力端子数を減少させ
ることができることとなる。
第１図及び第２図は、本発明の実施例をそれぞ
れ示す回路図である。 主要部分の符号の説明、３５，３６…差動対、
３７…定電圧発生手段、３８…入力電圧変換手
段。
れ示す回路図である。 主要部分の符号の説明、３５，３６…差動対、
３７…定電圧発生手段、３８…入力電圧変換手
段。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２トランジスタQ3，Q4からなる
差動対と、第３及び第４トランジスタQ1，Q2か
らなりこれら第３及び第４トランジスタに流れる
電流を前記第２トランジスタに供給する差動対
と、前記第１及び第３トランジスタの制御入力端
子における電位をそれぞれ第１及び第２所定電位
にする第１定電圧発生手段３７と、前記第４トラ
ンジスタの制御入力端子に入力信号を中継する中
継手段R3と、前記第４トランジスタの制御入力
端子の電位と前記第２所定電位間の差の絶対値が
所定値以下にならないときオンとなつて前記第４
トランジスタの制御入力端子の電位を前記第２所
定電位とは前記所定値だけ異なる第３所定電位に
する第２定電圧発生手段D10，D11と、前記第２
所定電位と前記第３所定電位間の差とは異なる値
の電圧を前記第２及び第４トランジスタの制御入
力端子間に発生させる第３定電圧発生手段D6，
D7とを含み、前記第１、第２、第３及び第４ト
ランジスタの各々の状態に応じて切換制御信号を
発生することを特徴とする切換制御信号発生回
路。 ２ 前記第１定電圧発生手段は、互いにレベルの
異なる２つの所定電位点間に接続された分圧回路
を含み、この分圧回路の出力電圧に応じた電圧を
前記第１及び第３トランジスタのベースに供給す
ることを特徴とする特許請求の範囲第１項記載の
切換制御信号発生回路。 ３ 前記第１定電圧発生手段は、互いに出力電圧
が僅かに異なる２つの電圧発生回路と、前記２つ
の電圧発生回路のうちの出力電圧の低い一方の出
力端子と所定電位点間に接続された蓄電手段とを
含み、前記２つの電圧発生回路の各々の出力電圧
を整流素子を介したのちに前記第３トランジスタ
のベースに供給することを特徴とする特許請求の
範囲第１項記載の切換制御信号発生回路。 ４ 第１、第２、第３切換制御信号によつて回路
定数等の切換制御をなして雑音低減動作の停止、
中高域成分の圧縮伸長を行なつて最大第１所定雑
音低減度の雑音低減作用をなす雑音低減動作の継
続、中高域成分の圧縮伸長を行なつて最大前記第
１所定雑音低減度より大なる第２所定雑音低減度
の雑音低減作用をなす雑音低減動作の継続の各動
作をなすことができるコンパンダ回路の切換制御
をなす切換制御信号発生回路であつて、第１及び
第２トランジスタQ3，Q4からなる差動対と、第
３及び第４トランジスタQ1，Q2からなりこれら
第３及び第４トランジスタに流れる電流を前記第
２トランジスタに供給する差動対と、前記第１及
び第３トランジスタの制御入力端子における電位
をそれぞれ第１及び第２所定電位にする第１定電
圧発生手段３７と、前記第４トランジスタの制御
入力端子に入力信号を中継する中継手段R3と、
前記第４トランジスタの制御入力端子の電位と前
記第２所定電位間の差の絶対値が所定値以下にな
らないときオンとなつて前記第４トランジスタの
制御入力端子の電位を前記第２所定電位とは前記
所定値だけ異なる第３所定電位にする第２定電圧
発生手段D10，D11と、前記第２所定電位と前記
第３所定電位間の差とは異なる値の電圧を前記第
２及び第４トランジスタの制御入力端子間に発生
させる第３定電圧発生手段D6，D7とを含み、前
記第１、第３及び第４トランジスタの各々がオン
になつたとき前記第１、第２、第３切換制御信号
の各々を発生することを特徴とする切換制御信号
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105229A JPS586611A (ja) | 1981-07-06 | 1981-07-06 | 切換制御信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105229A JPS586611A (ja) | 1981-07-06 | 1981-07-06 | 切換制御信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586611A JPS586611A (ja) | 1983-01-14 |
| JPH0113647B2 true JPH0113647B2 (ja) | 1989-03-07 |
Family
ID=14401822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105229A Granted JPS586611A (ja) | 1981-07-06 | 1981-07-06 | 切換制御信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586611A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3309396A1 (de) * | 1983-03-16 | 1984-09-20 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zur pegelanpassung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357943A (en) * | 1976-11-06 | 1978-05-25 | Mitsubishi Electric Corp | Comparating circuit |
-
1981
- 1981-07-06 JP JP56105229A patent/JPS586611A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357943A (en) * | 1976-11-06 | 1978-05-25 | Mitsubishi Electric Corp | Comparating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS586611A (ja) | 1983-01-14 |
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