JPH04239282A - エンファシス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号等の処理系に
設けられるエンファシス回路に係り、詳しくは、ディジ
タルフィルタにより構成されてＭＵＳＥ−ＶＴＲ等のＭ
ＵＳＥ信号を取り扱う映像機器に好適なエンファシス回
路に関するものである。

【０００２】

【従来の技術】ＭＵＳＥ−ＶＴＲ等の映像機器に用いら
れるエンファシス回路は、大きなエンファシス利得を得
るため、一般にディジタルフィルタにより構成されてい
る。この種のエンファシス回路、例えば、ディエンファ
シス回路は、図２に示すように、遅延回路（図中Ｚ−１
はサンプリングクロックの１クロック分の遅延を表す）
１１…と、加算器１２…と、乗算器１３…と、加算器１
４…とからなる非巡回型のディジタルフィルタにより構
成されており、各乗算器１３…の係数ａ０　，ａ１　，
ａ２　，ａ３　（ａ＝１／２，ａ１　＝５／３２，ａ２
　＝１／１６，ａ３　＝１／３２）に応じて所望のエン
ファシス特性を得るようになっている。また、プリエン
ファシス回路は、上記のディエンファシス回路と逆の特
性を有するものであり、基本的にディエンファシス回路
と同様の回路により構成される。

【０００３】プリエンファシス回路をディジタルフィル
タで構成する場合、種々の形態があるが、例えば、タッ
プ数が多くなる場合、図３に示す非巡回型のディジタル
フィルタのように、乗算器１３…の係数の対称性を利用
して乗算回数を減らすようにしたものがよく用いられて
いる。このディジタルフィルタは、基本的には、図２に
示した上記のディジタルフィルタと同じ構成であるが、
入力信号および前半のｎ個の各遅延回路１１…の出力信
号と、後半のｎ個の各遅延回路１１…の出力信号とが、
各乗算器１３…で同じ係数の乗算されるもの同士、同じ
加算器１２…に入力され加算されるようになっている。 このように構成されるディジタルフィルタでは、次式で
示される周波数応答で動作する。なお、次式において、
Ｔはサンプリング周期である。 　　　　ｅｘｐ（−ｊｎωＴ）〔ａｎ　＋２（ａｎ−１
　・ｃｏｓ　ωＴ＋ａｎ−２　・ｃｏｓ　２ωＴ＋…　
　　　　　　　　　　　＋ａ１　・ｃｏｓ（ｎ−１）ω
Ｔ＋ａ０　・ｃｏｓ　ｎωＴ）〕　　　　　　…式１こ
のように、上記のディジタルフィルタでは、出力信号が
入力信号に対しｎクロック分遅延していることがわかる
。

【０００４】ところで、ＭＵＳＥ信号においては、映像
信号の主要部を構成する輝度信号および色信号の他、同
期信号、フレームパルス、音声信号、付加情報等の各種
信号が設けられているが、エンファシス処理を施す必要
があるのは輝度信号および色信号のみである。

【０００５】そこで、輝度信号および色信号以外の信号
にエンファシス処理を施さないようにするため、上記デ
ィジタルフィルタにおいて、入力信号をディジタルフィ
ルタを通過しない経路でｎクロック分遅延させるｎクロ
ック遅延回路１５を設けるとともに、ｎクロック遅延回
路１５の出力と加算器１４の出力とを、エンファシス処
理を行うか否かに応じたコントロール信号により切り換
えるスイッチ１６を設ける構成が考えられる。このよう
な構成によれば、エンファシス処理を施す輝度信号およ
び色信号が入力されている期間は、スイッチ１６を加算
器１４側に接続し、同期信号等が入力されている期間は
、スイッチ１６をｎクロック遅延回路１５側に接続する
ことにより、エンファシス処理を効率的に行うことがで
きる。

【０００６】

【発明が解決しようとする課題】ところが、上記のよう
に、同期信号等にエンファシス処理を施さないようにし
た構成では、ｎクロック遅延回路１５に、通常シフトレ
ジスタやメモリ等の複雑で高価な回路が用いられるため
、エンファシス回路のコストアップや信頼性の低下を招
来するという問題点を有していた。

【０００７】本発明は、上記の事情に鑑みてなされたも
のであって、必要な信号にのみエンファシス処理を施す
機能を簡単な構成で実現することを目的としている。

【０００８】

【課題を解決するための手段】本発明のエンファシス回
路は、入力信号を一定時間ずつ順次遅延させる複数の遅
延回路と、その遅延量に応じた係数を入力信号に乗じる
複数の乗算器と、この乗算器の全ての出力を加算する全
加算器とを備えて、入力信号にエンファシス特性を付与
するようにしたディジタルフィルタで構成されるエンフ
ァシス回路において、エンファシス回路において、上記
の課題を解決するために、以下のように構成されている
ことを特徴としている。すなわち、上記エンファシス回
路は、上記乗算器のうち最も遅延した入力信号にそれに
応じた係数を乗ずる最遅延信号乗算器と並列に、その入
力信号に１から上記係数を減じた係数を乗ずる副乗算器
が設けられるとともに、入力信号にエンファシス処理を
施すとき、上記乗算器のうち上記最遅延信号乗算器以外
の乗算器の出力信号の総和を上記全加算器に入力させる
一方、入力信号にエンファシス処理を施さないときに、
上記副乗算器の出力信号を上記全加算器に入力させるよ
うに、上記全加算器への入力を切り換える入力切換手段
が設けられている。

【０００９】上記入力切換手段としては、例えば、２つ
の入力を切り換えて一方のみを出力するスイッチが考え
られる。

【００１０】

【作用】上記の構成において、入力信号は、ディジタル
フィルタに入力されると、遅延回路により一定時間ずつ
順次遅延するとともに、遅延する毎にその遅延量に応じ
た係数が乗算される（遅延と乗算の順番が逆であっても
よい）が、そのうち最も遅延したものが最遅延信号乗算
器で係数が乗算されて全加算器に入力されるとともに、
副乗算器で係数が乗算されて入力切換手段に導かれる。

【００１１】ここで、入力信号にエンファシス処理を施
すとき、上記最遅延信号乗算器以外の乗算器の出力信号
の総和が、入力切換手段を介して上記全加算器に入力さ
れるので、上記全加算器では全ての乗算器の出力信号が
加算される。従って、この場合は、ディジタルフィルタ
から出力される信号は、入力信号に乗算器の係数で決ま
るエンファシス特性が付与されたものとなる。

【００１２】一方、入力信号にエンファシス処理を施さ
ないとき、副乗算器から出力された信号が上記入力切換
手段を介して上記全加算器に入力されるので、その全加
算器では、上記最遅延信号乗算器と副乗算器の出力信号
とが加算される。例えば、上記最遅延信号乗算器の係数
をａとすれば、副乗算器の係数が１−ａとなるため、全
加算器の出力信号は、係数ａが乗算された成分が除かれ
て、単に入力信号が最も遅延したものと同じになる。従
って、この場合は、ディジタルフィルタから出力される
信号は、エンファシス特性が付与されず、入力信号に対
し最も遅延したものとなる。

【００１３】それゆえ、例えば、ＭＵＳＥ信号を上記の
エンファシス回路に入力すると、輝度信号や色信号に対
してエンファシス処理を施すとともに、それ以外の同期
信号等の信号に対してエンファシス処理を施さないよう
にすることができる。このように、エンファシス処理を
施さない信号を最も遅延した入力信号から得ることによ
り、入力信号をディジタルフィルタを通過しない別の経
路で遅延させる必要がなくなり、シフトレジスタやメモ
リ等の複雑で高価な回路が不要となる。また、副乗算器
と入力切換手段とはそれぞれ一般的な乗算器と前記のス
イッチとによって構成することができ、このような簡単
な回路をディジタルフィルタに付加するだけで、上記の
ような機能をエンファシス回路に備えさせることが可能
となる。

【００１４】

【実施例】本発明をＭＵＳＥ−ＶＴＲのプリエンファシ
ス回路に適用した一実施例について図１に基づいて説明
すれば、以下の通りである。

【００１５】本実施例に係るプリエンファシス回路は、
図１に示すように、２ｎ次非巡回型のディジタルフィル
タにより構成されており、遅延回路１…（ＤＬ１　〜Ｄ
Ｌ２ｎ）と、加算器２…（ＡＤＤ１　〜ＡＤＤｎ　）と
、乗算器３…（ＭＵＬ０　〜ＭＵＬｎ　）と、乗算器４
と、加算器５と、スイッチ６と、加算器７とを備えてい
る。

【００１６】遅延回路１…は、２ｎ個設けられて互いに
直列に接続されており、入力されるＭＵＳＥ信号がディ
ジタル化されるときのサンプリングクロック（１６．２
ＭＨｚ）の１クロックずつ順次遅延させるようになって
いる。加算器２…は、ｎ個設けられており、１番目の加
算器１（ＡＤＤ１）が、１番目の遅延回路１（ＤＬ１）
の入力側に接続され、２番目の加算器１（ＡＤＤ２）か
らｎ番目の加算器（ＡＤＤｎ　）が、それぞれ１番目の
遅延回路１（ＤＬ１）からｎ番目の遅延回路１（ＤＬｎ
　）までの各出力側に接続されるとともに、それぞれ２
ｎ番目の遅延回路１（ＤＬ２ｎ）からｎ＋１番目の遅延
回路１（ＤＬｎ＋１）までの各出力側に接続されている
。乗算器３…は、ｎ＋１個設けられており、０番目の乗
算器３（ＭＵＬ０　）からｎ−１番目の乗算器３（ＭＵ
Ｌｎ−１　）　が、それぞれ上記加算器１…（ＡＤＤ１
　〜ＡＤＤｎ　）　に対応して接続されている。また、
ｎ番目の乗算器３（ＭＵＬｎ　）は、ｎ番目の遅延回路
１（ＤＬｎ　）の出力側に直接接続されており、最も遅
延したＭＵＳＥ信号が入力されるようになっており、最
遅延信号乗算器に相当する。 上記の乗算器３…は、それぞれ０番目のもから順に係数
ａ０　，ａ１　，…，ａｎ　が設定されており、入力さ
れるＭＵＳＥ信号にこれらの係数を乗ずるようになって
いる。

【００１７】副乗算器としての乗算器４は、乗算器３（
ＭＵＬｎ　）と並列に設けられており、入力されるＭＵ
ＳＥ信号に係数１−ａｎ　を乗ずるようになっている。 加算器５は、乗算器３（ＭＵＬ１）から乗算器３（ＭＵ
Ｌｎ−１　）　までの全ての出力信号を加算するように
なっている。入力切換手段としてのスイッチ６は、入力
端子６ａ・６ｂおよび出力端子６ｃを有しており、入力
端子６ａが乗算器４の出力側に接続される一方、入力端
子６ｂが加算器５の出力側に接続され、出力端子６ｃが
加算器７の入力側に接続されている。このスイッチ６は
、ＭＵＳＥ信号にエンファシス処理を施すとき入力端子
６ａが出力端子６ｃに接続され、ＭＵＳＥ信号にエンフ
ァシス処理を施さないとき入力端子６ｂが出力端子６ｃ
に接続されるように、図示しないシステムコントロール
回路から出力されるコントロール信号によって切り換え
が制御される。全加算器としての加算器７は、スイッチ
６の出力信号と乗算器３（ＭＵＬｎ　）の出力信号とを
加算して出力するようになっている。

【００１８】上記の構成において、入力信号としてディ
ジタル化されたＭＵＳＥ信号が入力されると、このＭＵ
ＳＥ信号は、遅延回路１…で順次遅延していくとともに
、遅延回路１（ＤＬ１　）に入力される以前のもの、お
よび遅延回路１（ＤＬｎ　）　を除く各遅延回路１…か
ら出力されたもののうち、同じ乗算器３…に入力される
もの同士が加算器２…で加算される。加算器２…の出力
信号は、乗算器３…でそれぞれ係数ａ０　，ａ１　，…
，ａｎ−１　倍されて出力され、加算器５で全てが加算
された後、スイッチ６の入力端子６ａに入力される。一
方、遅延回路１（ＤＬｎ　）　から出力されたＭＵＳＥ
信号は、乗算器３（ＭＵＬｎ　）で係数ａｎ　倍されて
加算器７に入力されるとともに、乗算器４で係数１−ａ
ｎ倍されてスイッチ６の入力端子６ｂに入力される。

【００１９】ここで、ＭＵＳＥ信号の輝度信号および色
信号にエンファシス処理を施すとき、輝度信号および色
信号の入力時点から前記サンプリングクロックのｎクロ
ック経過後に、スイッチ６の入力端子６ａが出力端子６
ｃに接続され、加算器５の出力信号が加算器７に入力さ
れる。すると、加算器７では、乗算器３（ＭＵＬｎ　）
の出力信号と加算器５の出力信号とが加算されることに
より、乗算器３…の全ての出力信号が加算され、ＭＵＳ
Ｅ信号は前述の式１で表されるように所定のエンファシ
ス特性が付与される。

【００２０】一方、ＭＵＳＥ信号の輝度信号および色信
号以外の信号（同期信号等）にエンファシス処理を施さ
ないとき、輝度信号および色信号からそれ以外の信号に
入力が替わった時点から前記サンプリングクロックのｎ
クロック経過後に、スイッチ６が入力端子６ｂが出力端
子６ｃに接続され、乗算器４の出力信号が加算器７に入
力される。すると、加算器７では、乗算器３（ＭＵＬｎ
　）の出力信号と乗算器４の出力信号とが次式で表され
るように加算され、その結果、加算器７から出力される
ＭＵＳＥ信号は、エンファシス特性が付与されずに出力
され、入力されたＭＵＳＥ信号に対し上記のｎクロック
分遅延したものとなる。 　　　　ｅｘｐ（−ｊｎωＴ）　〔ａｎ　＋（１−ａｎ
　）〕＝ｅｘｐ（−ｊｎωＴ）なお、上記の処理におい
ては、ディジタルフィルタにおいて加算に要する時間が
１クロック以内であることを前提としているが、加算に
それ以上の時間を要する場合は、それに応じてコントロ
ール信号を出力させるようにし、スイッチ６の切り換え
を制御すればよい。

【００２１】以上述べてきたように、本実施例の構成で
は、ＭＵＳＥ信号にエンファシス処理を施さないとき、
出力ＭＵＳＥ信号は、遅延回路１（ＤＬｎ　）　を経た
ことで、入力ＭＵＳＥ信号に対し前記サンプリングクロ
ックのｎクロック分遅延しており、エンファシス特性が
付与された出力ＭＵＳＥ信号と遅延の整合がとられる。 これによって、輝度信号および色信号に対してエンファ
シス特性を付与する一方、それ以外の同期信号等に対し
てエンファシス特性を付与しないことが可能となる。ま
た、本実施例の構成では、エンファシス処理を行うか否
かを選択的に行うようにするために、従来のディジタル
フィルタに乗算器４、加算器５およびスイッチ６を付加
するけでよいので、回路構成が複雑化しないという利点
がある。

【００２２】なお、本発明は、上記本実施例に開示した
プリエンファシス回路だけでなくディエンファシス回路
についても適用が可能であることは勿論である。

【００２３】

【発明の効果】本発明のエンファシス回路は、以上のよ
うに、ディジタルフィルタにより構成されるものであっ
て、乗算器のうち最も遅延した入力信号にそれに応じた
係数を乗ずる最遅延信号乗算器と並列に、その入力信号
に１から上記係数を減じた係数を乗ずる副乗算器が設け
られるとともに、入力信号にエンファシス処理を施すと
き、上記乗算器のうち上記最遅延信号乗算器以外の乗算
器の出力信号の総和を全加算器に入力させる一方、入力
信号にエンファシス処理を施さないときに、上記副乗算
器の出力信号を上記全加算器に入力させるように、上記
全加算器への入力を切り換える入力切換手段が設けられ
ている構成である。

【００２４】これにより、例えば、ＭＵＳＥ信号を上記
のエンファシス回路に入力すると、輝度信号および色信
号に対してエンファシス処理を施すとともに、それ以外
の同期信号等の信号に対してエンファシス処理を施さな
いようにすることができる。

【００２５】また、エンファシス処理を施さないときに
、最も遅延したＭＵＳＥ信号を出力させることにより、
入力されたＭＵＳＥ信号をディジタルフィルタを通過し
ない別の経路で遅延させる必要がなくなるため、シフト
レジスタやメモリ等の複雑で高価な回路が不要になる。 さらに、これに伴って、副乗算器や入力切換手段等が必
要になるが、いずれも上記の回路に比べて簡単に構成さ
れるものを用いることができる。

【００２６】従って、本発明を採用すれば、従来の構成
に比べコストダウンや信頼性の向上を図ることができる
という効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例に係るプリエンファシス回路
の概略構成を示すブロック図である。

【図２】一般的なディエンファシス回路の構成を示すブ
ロック図である。

【図３】従来例に係るプリエンファシス回路の構成を示
すブロック図である。

【符号の説明】

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力信号を一定時間ずつ順次遅延させる複
   数の遅延回路と、その遅延量に応じた係数を入力信号に
   乗じる複数の乗算器と、この乗算器の全ての出力を加算
   する全加算器とを備えて、入力信号にエンファシス特性
   を付与するようにしたディジタルフィルタで構成される
   エンファシス回路において、上記乗算器のうち最も遅延
   した入力信号にそれに応じた係数を乗ずる最遅延信号乗
   算器と並列に、その入力信号に１から上記係数を減じた
   係数を乗ずる副乗算器が設けられるとともに、入力信号
   にエンファシス処理を施すとき、上記乗算器のうち上記
   最遅延信号乗算器以外の乗算器の出力信号の総和を上記
   全加算器に入力させる一方、入力信号にエンファシス処
   理を施さないときに、上記副乗算器の出力信号を上記全
   加算器に入力させるように、上記全加算器への入力を切
   り換える入力切換手段が設けられていることを特徴とす
   るエンファシス回路。