JPH0350961A - ノイズ低減装置 - Google Patents

ノイズ低減装置

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JPH0350961A
JPH0350961A JP18472389A JP18472389A JPH0350961A JP H0350961 A JPH0350961 A JP H0350961A JP 18472389 A JP18472389 A JP 18472389A JP 18472389 A JP18472389 A JP 18472389A JP H0350961 A JPH0350961 A JP H0350961A
Authority
JP
Japan
Prior art keywords
signal
delay
majority
circuit
input
Prior art date
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Pending
Application number
JP18472389A
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English (en)
Inventor
Shinji Yoda
依田 信治
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPH0350961A publication Critical patent/JPH0350961A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は静止画を表示するデジタル信号からノイズを除
去するノイズ低減装置に関する。
(従来の技術) 従来この種のノイズ低減装置は扱うデジタル信号が静止
画に限定されているため、巡回係数を変化させてノイズ
減衰量を大きくする第3図に示す構成を有するものが考
えられている。即ち、入力デジタル信号(単に入力信号
と称することらある)100は乗算器1によってlζ倍
された後、加算器2の一方の入力端子に入力される。こ
の加算器2の他方の入力端子には2フィールド遅れのデ
ジタル信号が入力されるため、前記に倍された入力信号
とこの2フィールド遅れの信号との加算信号が遅延回路
3に出力される。遅延回路3は入力信号を1フィールド
分遅延した後にこれを遅延回路4に出力する。遅延回路
4は入力信号を更に1フィールド分遅延してこれを次段
に出力すると共に、これを乗算器5に出力する。この乗
算器5は入力される2フィールド遅れの信号を(1−k
)倍して、これを加算器2の他方の入力端子に出力する
。乗算器1の乗算係数(巡回係数)kは1/2.1/3
.1/4.115・・・1 / nと変化されて、逆に
乗算器5の(1−k)は1/22/3.3/4・・・n
−17nとなる。そして入力信号を加算器2、遅延口F
I!43.4、乗算器5及び加算器2間を有限回巡回さ
せると、入力信号は静止画であるためノイズ成分のみが
減衰して遅延回路4から出力される。
しかし、このような静止画用のノイズ低減装置では乗算
器1の乗算係数kが1又は1/2等の値を有する動作開
始時に、インパルス性の大きなノイズが入力されると、
低減効果が薄れるという欠点があった。
(発明が解決しようとする課題、〉 上記の如〈従来の静止画用ノイズ低減装置は巡回係数を
変化させて入力信号を有限回巡回させることによりノイ
ズ減衰量を大きくしているが、巡回係数が比較的大きな
値を有する動作開始時にインパルス性の大きなノイズが
本装置に入力されると、低減効果が薄れるという欠点が
あった。
そこで本発明は上記の欠点を除去するもので、動作開始
時にインパルス性のノイズが回路に入力されないように
して常に大きな低減効果を得ることができるノイズ低減
装置を提供することを目的としている。
〔発明の構成〕
(課題を解決するための手段) 本発明は入力デジタル信号をに倍する第1の乗算手段と
、この第1の乗算手段から出力される信号の1フィール
ド遅延信号及び2フィールド遅延信号を作出する遅延手
段と、この遅延手段によって作出された1フィールド遅
延信号、2フィールド遅延信号及び前記第1の乗算手段
から出力される現時点の信号の多数決を収って多数であ
る信号を抽出する多数決手段と、この多数決手段によっ
て抽出された信号を動作初期時に前記遅延手段に入力す
る入力手段と、前記遅延手段から出力される2フィール
ド遅延信号を(1−k)倍する第2の乗算手段と、前記
第1の乗算手段の出力信号と前記第2の乗算手段の出力
信号とを加算して前記遅延手段に入力する加算手段とを
具備し、前記にの値を変化させて入力デジタル信号を前
記加算手段、遅延手段、第2の乗算手段及び加算手段間
を巡回させて前記遅延手段からノイズが低減されたデジ
タル信号を取り出すことを特徴とする。
(作用) 本発明のノイズ低減装置において、遅延手段は動作初期
時に前記第1の乗算手段から出力される信号の1フィー
ルド遅延信号及び2フィールド遅延信号を作出する。多
数決手段は前記遅延手段によって作出された1フィール
ド遅延信号、2フィールド遅延信号及び前記第1の乗算
手段から出力される現時点の信号の多数決を取って多数
である信号を抽出する。入力手段は前記多数決手段によ
って抽出された信号を動作初期時に前記遅延手段に入力
する。
(実施例) 以下、本発明の一実施例を従来例と同一部には同一符号
を付して図面を参照して説明する。第1図は本発明のノ
イズ低減装置の一実施例を示したブロック図である。1
はビデオ信号等のデジタル入力信号100をk(k≦1
)倍する乗算器、2はスイッチ回路6の端子aから出力
される信号とスイッチ回路7の端子Cから出力される信
号を加算してその結果を遅延回路3に出力する加算器、
3.4は入力信号をそれぞれ1フイールド遅延させる遅
延回路(フィールドメモリ)、5は遅延口84から出力
される2フィールド遅れの信号を(1−k)倍してスイ
ッチ回路7の端子aに出力する乗算器、6は乗算器1の
出力光を切り替えるスイッチ回路、7は加算器2への入
力信号を切り替えるスイッチ回路、8は現時点の信号と
1フィールド遅れ信号と2フィールド遅れ信号の多数決
をとり、多数と判定された信号をそのままスイッチ回路
7の端子すに出力する多数決回路、9は加算器10の加
算結果を1/2倍して多数決回路8のT1端子に出力す
る乗算器、10は1フィールド遅れの信号と1フィール
ド遅れの信号をさらにラインメモリ11にて1ライン分
だけ遅延した信号とを加算して乗算器9に出力する加算
器、11は遅延回路3から出力される1フィールド遅れ
の信号をさらに1ライン分だけ遅延させるラインメモリ
である。
次に本実施例の動作について説明する。先ず、動作開始
時、スイッチ回路6及びスイッチ回路7を端子a側に切
り替えておき、乗算器1の乗算係数(巡回係数)kをに
=1として2フィールド分の信号を遅延回路3.4に書
き込む。この際、遅延回路3から出力される1フイール
ド遅延された信号はラインメモリ11に書き込まれる。
一方、加算器10はラインメモリ11に保持された遅延
回路3から出力された遅延信号と遅延回路3から次に出
力されるメモ1月1の出力より1ライン後の遅延信号と
を順次加算してその結果を乗算器9に出力する。このた
め、乗算器9の出力信号は前記2つの1フィールド遅れ
信号の補間信号となり、これが多数決回路8の入力端子
T1に入力される。
この時、多数決回路8の端子Toにはスイッチ回路6の
b端子を介して現時点の入力信号が入力され、同回路8
の端子T2には遅延回路4から出力される2フィールド
遅れの入力信号が入力される。
ここで、第2図に示す如く上記遅延回路4から出力され
る2フィールド遅れの入力信号をF。、上記遅延回路3
から出力される1フィールド遅れの入力信号をFl、ス
イッチ回86を介して入力される現時点の入力信号をF
2とし、しかも多数決回路8の入力端子T2には第2図
中の信号X。
が、入力端子Toには同図のx2が入力されている場合
、多数決回路8の端子T1には乗算器9から出力される
1フィールド遅れ信号の補間信号である第2図に示す信
号x1が入力されることになる。この時、仮に信号x2
がインパルス状のノイズであれば、多数決回路8の動作
によりこの値は取り除かれ、例えば、信号X。がスイッ
チ回路7の端子すに出力される。このため加算器2には
インパルス性のノイズが除去された信号が入力され、こ
の信号が遅延回路3.4に再び書き込まれていく。その
後、スイッチ回路6及びスイッチ回路7を端子a側にし
、且つ乗算器1の乗算係数kを減少させて入力信号を加
算器2、遅延回路3.4、乗算器5及び加算器2間を有
限回巡回させることにより、遅延回路4からはノイズが
低減されたビデオ信号等のデジタル信号が次段に出力さ
れる。
本実施例によれば、初期値を遅延回路3.4に書き込む
際に、多数決回路8によりインパルス状のノイズ成分を
除いて前記初期値を書き込んだ後、巡回型の非線形回路
を形成して、入力信号からノイズを除去するため、常に
大きなノイズ低減効果を得ることができる。
〔発明の効果〕
以上記述した如く本発明のノイズ低減装置によれば、動
作開始時にインパルス性のノイズが回路に入力されない
ようにして常に大きな低減効果を得ることができる。
【図面の簡単な説明】
第1図は本発明のノイズ低減装置の一実施例を示したブ
ロック図、第2図は第1図に示した多数決回路に入力さ
れる信号例を示した図、第3図は従来のノイズ低減装置
の一例を示したブロック図である。 1.5.9・・・乗算器 3.4・・・遅延回路 8・・・多数決回路 2.10・・・加算器 67・・・スイッチ回路 11・・・ラインメモリ

Claims (1)

    【特許請求の範囲】
  1. 入力デジタル信号をk倍する第1の乗算手段と、この第
    1の乗算手段から出力される信号の1フィールド遅延信
    号及び2フィールド遅延信号を作出する遅延手段と、こ
    の遅延手段によつて作出された1フィールド遅延信号、
    2フィールド遅延信号及び前記第1の乗算手段から出力
    される現時点の信号の多数決を取って多数である信号を
    抽出する多数決手段と、この多数決手段によって抽出さ
    れた信号を動作初期時に前記遅延手段に入力する入力手
    段と、前記遅延手段から出力される2フィールド遅延信
    号を(1−k)倍する第2の乗算手段と、前記第1の乗
    算手段の出力信号と前記第2の乗算手段の出力信号とを
    加算して前記遅延手段に入力する加算手段とを具備し、
    前記kの値を変化させて入力デジタル信号を前記加算手
    段、遅延手段、第2の乗算手段及び加算手段間を巡回さ
    せて前記遅延手段からノイズが低減されたデジタル信号
    を取り出すノイズ低減装置。
JP18472389A 1989-07-19 1989-07-19 ノイズ低減装置 Pending JPH0350961A (ja)

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JP18472389A JPH0350961A (ja) 1989-07-19 1989-07-19 ノイズ低減装置

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JPH0350961A true JPH0350961A (ja) 1991-03-05

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