JPH04151908A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、入力信号のサンプリングデータ列を補間し、
サンプリング周波数を上げる補間型ディジタルフィルタ
に関するものであり、オーバーサンプリング型ＤＡＣな
どの入力信号のハイサンプリング化や、サンプリングレ
ートの異なるディジタル信号処理システム間のサンプリ
ングレートを一致させる手段として利用可能なものであ
る。

従来の技術 補間型（インターポーレーション）ディジタルフィルタ
は、オーバーサンプリング型ＤＡＣなどのサンプリング
周波数のハイサンプリング化などに用いられる。

線形補間型の８倍ハイサンプリング化に対するディジタ
ルフィルタの伝達関数は、 （１＋ｚ−’＋ｚ−２＋ｚ−３＋ｚ−４・・、ｚ−７）
　２　　（］）として表される。

（１）式において、入力信号を８倍のサンプリング周波
数にハイサンプリング化する場合、一般に入力信号に対
し零補間という操作を行う。零補間とは入力サンプリン
グデータ列の中に、零を挿入し、入力サンプリングレー
トを出力サンプリングレー）・と同じにする操作のこと
である。零補間された入力データ列に対し、（１）式で
示す伝達関数を持つシステムに入力すると、線形補間さ
れた８倍サンプリング周波数の出力データが得られる。

零補間とは別に、入力サンプリングデータ列の中に、同
一データを挿入し、入力サンプリングレートを出力サン
プリングレートと同じにする操作、つまり８倍のサンプ
リング周波数で、データをホールドしておく操作がある
。この操作は、零補間された入力データに対し、下記の
（２）式に示す伝達関数を持つシステムに通したのと同
等である。

１　＋ｚ−’＋ｚ−２＋ｚ−３＋ｚ−４−ｚ−７（２）
つまり、ホールドされたデータ列というのは、入力デー
タ列を零補間し、（２）式で示す伝達関数を持つシステ
ムを通したデータ列と同等である。

よって、線形補間は、ホールドされたデータ列に対して
は（１）式／（２）式の伝達関数を持つシステムを通せ
ばよいこととなり、 １＋ｚ−’＋ｚ−２＋ｚ−３＋ｚ−’・・・ｚ−７（３
）つまり、（３）式の伝達関数を持つシステムに入力す
ればよいこととなる。

この伝達関数を実現するためのブロック図を第３図に示
す。第３図において、１−ａ〜１−ｇは加算器、２−ａ
〜２−ｇは遅延器である。３は入力用バッファ、４は出
力用バッファであり、入力用バッファ３の出力は縦続接
続された加算器１−ａ〜１−ｇと縦続接続された遅延器
２−ａ〜２−ｇに入力され、各加算器１−ａ〜１−ｇは
それぞれ入力用バッファ３の出力または前段の加算器１
−ａ〜１−ｆの出力に各遅延器２−ａ〜２−ｇの出力を
加算する動作を行い、加算器１−ｇの出力は出力用バッ
ファ４を通して出力される。また、入力用バッファ３は
サンプリング周波数ｆ６でラッチされ、出力用バッファ
４および遅延器２−ａ〜２〜ｇは入力サンプリング周波
数ｆ８の８倍の＋６でラッチされる。ただし、入力サン
プリング周波数ｆ８は出力サンプリング周波数８ｆ、を
８分周したものである。

このように、入力サンプリング周波数ｆ８てホールドさ
れたデータに対して、上記のような回路構成により、補
間ディジタルフィルタが構成できる。

発明が解決しようとする課題 しかし、上述の構成で、８倍の補間ディジタルフィルタ
を構成しようとすると、遅延器の数が７個と加算器が７
個必要となる。

本発明は上記問題を解決するもので、従来例に比較し、
より少ない遅延器と加算器により構成できる補間ディジ
タルフィルタを提供することを目的とするものである。

課題を解決するための手段 上記課題を解決するために、本発明のディジタルフィル
タは、入力信号のサンプリングデータ列を補間し、サン
プリング周波数を上げる補間型ディジタルフィルタにお
いて、前記補間型ディジタルフィルタのシステムの伝達
関数が （１＋ｚｌ（ｐ））　ｎ（Ｑ）　（１＋ｚＩ（Ｐ−１１
）　ｎ（Ｑ−１）（１＋２＋（１１）　ｎ（１１（１＋
　ｚｌ（０１）　　ｎ（０１ｆ（ｐ）＝−２ｐ　　ｐは
自然数 ｎ　（ｑ）は自然数 のように因数分解できるとき、 前記式の第１因数のサンプリングレートを入力信号のサ
ンプリング周波数の２倍とし、第２因数のサンプリング
レートを第１因数のサンプリングレートの２倍とし、以
下同様に、第（ｍ＋１）因数のサンプリングレートを第
ｍ因数のサンプリングレートの２倍とし、前記式の各因
数のｚｔ　（ｐｉをｚ　　Ｉとし、前記式の各因数の多
段縦続接続として構成したものである。

作用 上述の構成により、より少ない遅延器と加算器により、
補間ディジタルフィルタを構成することが可能となる。

実施例 以下本発明の一実施例を図面に基づいて説明する。

従来例では、８倍補間ディジタルフィルタの伝達関数と
、それを実現するためのブロック図について述べた。上
記で説明した（３）式を因数分解すると、 （１＋ｚ−４）（］−＋ｚ　リ　（］−十ｚ−’）　　
（４）となる。第２図はこの伝達関数を実現するための
ブロック図を示す。第２図において、１．−　ａ〜ＩＣ
は加算器、２−ａ〜２−ｃは遅延器である。

３は入力用バッファ、４は出力用バッファであり、入力
用バッファ３の出力は縦続接続された加算器１−ａ〜１
−Ｃに入力され、遅延器２−ａ〜２Ｃは入力用バッファ
３の出力または加算器１−ａ。

１−ｂの出力が入力され、各加算器１−ａ〜ＩＣはそれ
ぞれ入力用バッファ３の出力または前段の加算器１−ａ
、１−ｂの出力と遅延器２−ａ〜２−ｃの出力を加算し
、加算器１−ｃの出力は出力用バッファ４を通して出力
される。入力用バッファ３はサンプリング周波数ｆ３で
ラッチされ、出力バッファ４および遅延器２−ａ〜２−
ｃは入力サンプリング周波数ｆ。の８倍のｆ３でラッチ
される。ただし入力サンプリング周波数ｆ６は出力サン
プリング周波数８ｆ、を８分周したものである。

ここで、遅延器２−ｂに示されるｚ　−２はｚ−１の遅
延器が２段縦続につながっていることを表し、遅延器２
−ａに示されるｚ−４はｚ　１の遅延器が４段縦続につ
ながっていることを表す。

第２図の構成においても、第３図と同様の出方結果を得
ることができる。

そこで、本発明の一実施例のディジタルフィルタを第１
図を用いて説明する。本実施例では、従来例と同様に８
倍補間ディジタルフィルタを例としている。第１図にお
いて、１−ａ〜１−ｃは加算器、２−ａ〜２−ｃは遅延
器である。３は入力用バッファ、４は出力用バッファで
あり、接続のされ方は第２図のは場合と同じであるが、
遅延器２−ａ〜２−ｃはそれぞれｚｌの遅延器で構成さ
れている点が異なる。入力用バッファ３はサンプリング
周波数ｆ５でラッチされ、出力バッファ４および遅延器
２−ｃは入力サンプリング周波数ｆ６の８倍のｆ６でラ
ッチされ、遅延器１−ｂは入力サンプリング周波数ｆ６
の４倍のｆ９でラッチされ、遅延器２−ａは入力サンプ
リング周波数ｆ８の２倍のｆ６でラッチされる。ただし
出力サンプリング周波数８ｆ、を２分周、４分周、８分
周したクロックを各遅延器のラッチ周波数４ｆ、、２ｆ
、、ｆ、　とする。

第２図における伝達関数の（１＋ｚ　　４）の因数は、
サンプリング周波数を出力サンプリング周波数の１／４
、つまり２ｆ、とじ、伝達関数を（１十ｚ−１）とする
ことで等価となる。また、第２図における伝達関数の（
１＋ｚ−２）の因数は、サンプリング周波数を出力サン
プリング周波数の１／２、つまり４ｆ、とし、伝達関数
を（１＋ｚ−’）とすることで等価となる。

したがって第１図のシステムの伝達関数は、第２図のシ
ステムの伝達関数と全く同等である。

第３図の構成図と第１図の構成図を比較すると、第３図
では遅延器が７個、加算器が７個必要とするのに対し、
第１図では遅延器が３個、加算器が３個で構成できるこ
とがわかる。

また、一般に補間型ディジタルフィルタのシステムの伝
達関数が （１＋ｚＩ（ｐ））　ｎ（°ｌ　（１＋ｚｌ　（Ｐ−１
１）　ｎ　（ｑ−１１（１＋ｚ巨１′）°（１）（１＋
ｚｌ（０ゝ）°３０ゝ　（５）ｆ（ｐ）＝−２’ｐは自
然数 ｎ　（ｑ）は自然数 のように因数分解できるとき、（５）式の第１因数のサ
ンプリングレートを入力信号のサンプリング周波数の２
倍とし、第２因数のサンプリングレートを第１因数のサ
ンプリングレートの２倍とし、以下同様に、第（ｍ＋１
）因数のサンプリングレートを第ｍ因数のサンプリング
レートの２倍とし、前記式の各因数のｚ　Ｉ　Ｌｐｌを
ｚ　　Ｉとし、（５）式の各因数の多段縦続接続として
構成することができる。

一般に（２ｍ）倍の補間型ディジタルフィルタを構成す
るとき（これは（５）式においてｆ　（ｐ）＝−２“−
１に相当する）、ｎ（Ｏ）からｎ　（ｐ）が全て１のと
きでは、従来遅延器の数が（２ｍ１）個、加算器が（２
″′−１，）個必要としていたものが、本発明を用いる
ことにより、遅延器ｍ個、加算器ｍ個で構成できるよう
になる。

発明の詳細 な説明したように、本発明を用いて補間型ディジタルフ
ィルタを構成すれば、遅延器および加算器の数が従来（
２”−１）個必要としていたものを、ｍ個で構成できる
ようになり、その素子数削減効果は著しく、また低消費
電力化にも寄与する。

【図面の簡単な説明】

第１図は本発明の一実施例の８倍補間型ディジタルフィ
ルタの回路図、第２図および第３図は従来の８倍補間型
ディジタルフィルタの回路図である。 １、−　ａ　〜１．−　ｃ−・・加算器、２−　ａ　〜
２−　ｃ−遅延器、３・・・入力用バッファ、４・・・
出力用バッファ、ｆ８・・・入力信号のサンプリング周
波数。

Claims (1)

1. 【特許請求の範囲】 １、入力信号のサンプリングデータ列を補間し、サンプ
   リング周波数を上げる補間型ディジタルフィルタであっ
   て、前記補間型ディジタルフィルタのシステムの伝達関
   数が （１＋ｚ＾ｆ＾（＾ｐ＾））＾ｎ＾（＾ｑ＾）（１＋ｚ
   ＾ｆ＾（＾ｐ＾−＾１＾））＾ｎ＾（＾ｑ＾−＾１＾）
   （１＋ｚ＾ｆ＾（＾１＾））＾ｎ＾（＾１＾）（１＋ｚ
   ＾ｆ＾（＾０＾））＾ｎ＾（＾０＾）ｆ（ｐ）＝−２＾
   ｐｐは自然数 ｎ（ｑ）は自然数 のように因数分解できるとき、 前記式の第１因数のサンプリングレートを入力信号のサ
   ンプリング周波数の２倍とし、第２因数のサンプリング
   レートを第１因数のサンプリングレートの２倍とし、以
   下同様に、第（ｍ＋１）因数のサンプリングレートを第
   ｍ因数のサンプリングレートの２倍とし、前記式の各因
   数のｚ＾ｆ＾（＾ｐ＾）をｚ＾−＾１とし、前記式の各
   因数の多段縦続接続として構成したことを特徴とするデ
   ィジタルフィルタ。