JPH08241301A

JPH08241301A - 直交変換処理装置

Info

Publication number: JPH08241301A
Application number: JP7047535A
Authority: JP
Inventors: Yoichi Katayama; 陽一片山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-03-07
Filing date: 1995-03-07
Publication date: 1996-09-17
Also published as: US5831882A

Abstract

(57)【要約】【目的】少ないハードウェア量で、かつ高速に離散コ
サイン変換または逆離散コサイン変換を行える変換処理
装置を提供する。【構成】算術論理演算回路１０と、係数格納用ＲＯＭ
４０と、前記算術演算回路１０および後述する加減乗算
演算回路２０３へデータを供給しかつ前記２つの演算回
路の出力データを格納するマルチポートレジスタファイ
ル３０と、前記ＲＯＭ４０および前記マルチポートレジ
スタファイル３０から前記２つの演算回路の結果を前記
マルチポートレジスタファイル３０へ供給するスイッチ
５０と、乗算の部分積を出力する部分積生成回路２０２
と、乗算結果を蓄えるレジスタ２５１と、加減算の選択
による加えられる数または減らされる数の一方と前記レ
ジスタのいずれを選択する選択回路２３２と、前記部分
積生成回路２０２の出力および前記選択回路２３２の出
力を入力とする全加算器２１２と、前記全加算器２１の
出力を入力とする高速加算器２２１と、前記高速加算器
２２１の出力を入力とし出力が前記レジスタ２５１へ接
続するシフト回路２４１から構成している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、直交変換処理装置に関
し、特に、画像や音声の信号処理に利用される直交変換
に関する。

【０００２】

【従来の技術】信号処理に利用される直交変換として、
代表的なものに離散サイン変換（ＤｉｓｃｒｅｔｅＳ
ｉｎｅＴｒａｎｓｆｏｒｍａｔｉｏｎ：以下「ＤＳ
Ｔ」と略称する）や離散コサイン変換（Ｄｉｓｃｒｅｔ
ｅＣｏｓｉｎｅＴｒａｎｓｆｏｒｍａｔｉｏｎ：以
下「ＤＣＴ」と略称する）がある。動画像や音声符号化
では、ＤＣＴを用いることが多い。本発明は直交変換全
般に適用可能であるが、ＤＣＴや以下でも述べる逆ＤＣ
Ｔ（ＩｎｖｅｒｓｅＤｉｓｃｒｅｔｅＳｉｎｅＴｒ
ａｎｓｆｏｒｍａｔｉｏｎ：以下「ＩＤＣＴ」と略称す
る）の計算について説明しても、本発明の主旨から外れ
ることはないので、ＤＣＴやＩＤＣＴをベースに説明す
る。ＤＣＴは信号処理分野では数多く利用されるため、
この計算を高速に行うためのアルゴリズムが従来より提
案されている。例えば、Ｗ．Ｈ．Ｃｈｅｎ，Ｃ．Ｈ．Ｓ
ｉｍｉｔｈ，ａｎｄＳ．Ｃ．Ｆｒａｌｉｃｋ，“Ａ
ｆａｓｔｃｏｍｐｕｔａｔｉｏｎａｌａｌｇｏｒｉ
ｔｈｍｆｏｒｔｈｅｄｉｓｃｒｅｔｅｃｏｓｉ
ｎｅｔｒａｎｓｆｏｒｍ，”ＩＥＥＥＴｒａｎｓ．
Ｃｏｍｍｕｎ．ｖｏｌ．ＣＯＭ−２５，ｐｐ．１００４
−１００９，Ｓｅｐｔ．１９７７やＢｙｅｏｎｇＧｉ
Ｌｅｅ，“ＡＮｅｗＡｌｇｏｒｉｔｈｍｔｏＣ
ｏｍｐｕｔｅｔｈｅＤｉｓｃｒｅｔｅＣｏｓｉｎ
ｅＴｒａｎｓｆｏｒｍ，”ＩＥＥＥＴｒａｎｓ．ｏ
ｎＡｃｏｕｓｔｉｃｓ，Ｓｐｅｅｃｈ，ＡｎｄＳｉ
ｇｎａｌＰｒｏｃｅｓｓｉｎｇ，Ｖｏｌ．ＡＳＳＰ−
３２，Ｎｏ．６，ｐｐ．１２４３−ｐｐ．１２４５，Ｄ
ｅｃ．１９８４等がある。上記の高速アルゴリズムで
は、加減算演算を効率良く繰り返し、乗算回路を出来る
だけ少なくしている。動画像の処理では、一度圧縮した
データを伸張する際に、ＩＤＣＴを多用する。以下の説
明では、ＩＤＣＴ高速アルゴリズムを中心に行う。ＩＤ
ＣＴはＤＣＴ高速アルゴリズムの逆変換の計算というだ
けで本質的にＤＣＴとＩＤＣＴは全く同一で、本発明の
本性を損なうものではない。Ｎ次のＩＤＣＴは前記Ｂｙ
ｅｏｎｇＧｉＬｅｅ氏の文献による定義式によれば
式（１）のように表記される。

【０００３】

【数１】

【０００４】ただし、ｅ（ｊ）は以下で表される。

【０００５】

【数２】

【０００６】前記式（１）における例えば動画像ブロッ
ク処理で良く使用されるＮ＝８の場合について、前記Ｌ
ｅｅのＩＤＣＴ高速アルゴリズムを表したものが図であ
る。図２は、Ｆ（０），Ｆ（１），Ｆ（２），Ｆ
（３），Ｆ（４），Ｆ（５），Ｆ（６），Ｆ（７）の８
入力データから、ＩＤＣＴ変換値ｆ（０），ｆ（１），
ｆ（２），ｆ（３），ｆ（４），ｆ（５），ｆ（６），
ｆ（７）８データを出力する演算と順序関係を表す。加
算は＋記号、減算は−記号、乗算を×記号で表記した。
また減算を表す−記号脇のドットは引く数側の入力を表
す。各＋，−，×演算に付記したＡ１〜Ａ２９、Ｍ１〜
Ｍ１２は各演算を区別するための添字である。またＣｋ
（１≦ｋ≦７）は以下で表す係数を表す。

【０００７】

【数３】

【０００８】図２において、例えば加算Ａ４は入力がＦ
（２）とＦ（６）の２データの矢印で指し示されている
が、これはＦ（２）とＦ（６）の加算Ｆ（２）＋Ｆ
（６）を計算し、出力することを表す。乗算Ｍ２は加算
Ａ４の出力と係数Ｃ２との乗算を計算し出力することを
表す。また減算Ａ９は、Ｆ（２）から乗算Ｍ２の結果の
差（Ｆ（２）−（Ｍ２の結果）：ドットは引く数側を表
す）を計算し出力することを表す。図２に従って演算す
ることでＦ（０），Ｆ（１），Ｆ（２），Ｆ（３），Ｆ
（４），Ｆ（５），Ｆ（６），Ｆ（７）入力データから
８次のＩＤＣＴの結果ｆ（０），ｆ（１），ｆ（２），
ｆ（３），ｆ（４），ｆ（５），ｆ（６），ｆ（７）
が、加減算回数２９回、乗算回数１２回の演算で求めら
れる。以上が高速ＤＣＴアルゴリズムの例についての概
要説明である。

【０００９】一方、従来より用いられる、一般的な直交
変換処理装置を図４に示した。図４はデータを格納する
マルチポートレジスタファイル３０、前記マルチポート
レジスタファイル３０に格納されたデータの加算および
減算を計算する算術論理演算回路１０、係数を格納する
ＲＯＭ４０、およびマルチポートレジスタファイル３０
に保存されたデータ同士またはマルチポートレジスタフ
ァイル３０に格納されたデータと前記ＲＯＭ４０内デー
タとの乗算を計算する乗算回路２０１から構成され、ま
たマルチポートレジスタファイル３０内データを選択し
算術論理演算回路１０と乗算回路２０１へデータを供給
し、かつ両演算回路の出力結果を再度マルチポートレジ
スタファイル３０の指定する場所へ格納するように選択
するスイッチ５０からなる。前記乗算回路２０１の内部
構成は、乗数の上位ビット側と被乗数、または乗数の下
位ビット側と被乗数の部分積を計算する部分積生成回路
２０２と前記部分積生成回路２０２の出力結果を加算す
る全加算回路２１２と、前記全加算回路２１１の出力か
ら全部分積を計算する高速加算回路２２１、および前記
高速加算回路２２１の結果を格納するレジスタ２４１か
らなる。図４の一般的な直交変換処理装置において、直
交変換の１種であるＩＤＣＴ処理を行う場合、前記図２
で示した高速アルゴリズムに従って計算を行う。図４の
直交変換処理装置での計算を行う場合、予め図２の入力
データＦ（０），Ｆ（１），Ｆ（２），Ｆ（３），Ｆ
（４），Ｆ（５），Ｆ（６），Ｆ（７）はマルチポート
レジスタファイル３０へ格納し、また係数Ｃｋ（１≦ｋ
≦７）はＲＯＭ４０へ格納する。そして図２のアルゴリ
ズムの計算手順に従い、例えば最初に図２に示される加
算Ａ１つまりＦ（５）とＦ（３）の加算Ｆ（５）＋Ｆ
（３）を図４の算術論理演算回路１０で加算を計算し、
同時に乗算Ｍ１つまりＦ（４）とＣ４の乗算を乗算回路
２０１で計算する。次のステップではＡ２つまりＦ
（１）とＦ（３）の加算Ｆ（１）＋Ｆ（３）を同様に図
４の算術論理演算回路１０で計算し、という以下図４の
従来の直交変換処理装置で、図２の高速アルゴリズムを
計算する。上記のように図４の従来の直交変換処理装置
で、図２の高速アルゴリズムの計算をステップ毎に例示
したものが図５である。図５の例では、１つの乗算をす
るのに２ステップかかるが、パイプライン動作可能で毎
ステップデータ入力が可能である場合の例である。また
図５中、乗算演算の−記号は、乗算が行われていないこ
とを表している。図５により図４の直交変換処理装置で
８次のＩＤＣＴ処理するのに全体で２９ステップかかっ
て処理することが出来る。

【００１０】

【発明が解決しようとする課題】前述したように、Ｌｅ
ｅの高速アルゴリズムは乗算回数が加減算回数と比較し
て少ないため、図４の従来の直交変換処理装置の処理に
おいて、図４の算術論理演算回路は全ステップで計算を
行っているが、一方の乗算回路は必ずしも全ステップで
動作しているとは限らない。つまり全てのステップ数で
算術論理演算回路と乗算回路の各々について、演算回路
が計算しているステップ数に対する全体ステップ数に占
める割合を稼働率とすると、Ｌｅｅの高速アルゴリズム
を処理する場合の稼働率は、図５によれば、算術論理演
算回路は

【００１１】

【数４】

【００１２】であるのに対し、乗算演算回路は、

【００１３】

【数５】

【００１４】となり算術論理演算回路と比較して乗算回
路の稼働率は低い。一般に乗算回路は算術論理演算回路
と比較して回路規模が大きい。そのため大規模な乗算回
路が有効に利用されず、効率が悪いという問題点があっ
た。

【００１５】第１の発明の目的は、従来よりも演算効率
を向上させて、高速に直交変換を行える処理装置を提供
することにある。また、第２の発明の目的は、第１の発
明と同様な高速化に加え、更に従来よりも少ないハード
ウェア量で直交変換を行える処理装置を提供することに
ある。

【００１６】

【課題を解決するための手段】第１の発明の直交変換処
理装置は、算術論理演算回路と、係数格納用のＲＯＭ
と、前記算術論理演算回路および加減乗算回路へデータ
を供給し、前記２つの演算回路の出力データの格納を行
うマルチポートレジスタファイルと、前記ＲＯＭと前記
マルチポートレジスタファイルから前記２つの演算回路
の結果を前記マルチポートレジスタへ供給するスイッチ
とから構成される直交変換処理装置において、前記加減
乗算回路が、乗数と被乗数の部分積を出力する部分積生
成部と、乗算の場合はゼロを選択し、加算または減算を
行う際は、加えられる数または減らされる数側を選択す
る選択部と、前記部分積生成部の出力および前記選択部
の出力を入力とする全加算部と、前記全加算部の出力を
入力とする高速加算部と、前記高速加算部の結果を蓄え
るレジスタとを備えることを特徴とする。

【００１７】第２の発明の直交変換処理装置は、算術論
理演算回路と、係数格納用のＲＯＭと、前記算術論理演
算回路および加減乗算演算回路へデータを供給し、前記
２つの演算回路の出力データの格納を行うマルチポート
レジスタファイルと、前記ＲＯＭと前記マルチポートレ
ジスタファイルから前記２つの演算回路の結果を前記マ
ルチポートレジスタファイルへ供給するスイッチとから
構成される直交変換処理装置において、前記加減乗算演
算回路が、ビット幅で区切った乗数を第１の計算サイク
ルでは下位ビット側を、第２の計算サイクルでは上位ビ
ット側を選択出力するように動作する第１の選択部と、
前記第１の選択部の出力と被乗数との部分積を出力する
部分積生成部と、乗算結果または加減算の結果を蓄える
レジスタと、乗算を計算する場合は第１の計算サイクル
でゼロを選択し、乗算を計算する場合の第２の計算レジ
スタサイクルでは、前記レジスタの出力を選択し、加算
または減算を行う際は、加えられる数または減らされる
数側を選択するような第２の選択部と、前記部分積生成
回路の出力および前記第２の選択部の出力を入力とする
全加算部と、前記全加算部の出力を入力とする高速加算
部とを備えることを特徴とする。

【００１８】

【作用】第１の発明により、乗算回路に外部からデータ
を取り入れ従来では不可能であった加算および減算をも
同演算回路で可能な構成とすることにより、乗算しない
間は加算および減算を計算することにより、演算回路の
利用効率が向上し、従来法よりも短ステップで計算でき
るようになる。また第２の発明により、第１と同様、乗
算回路に加減算機能を付加することにより演算器の利用
効率が向上し従来よりも短いステップで計算できるよう
になると共に、更に、従来の乗算器をより小規模な部分
乗算回路を使用することにより、従来より少ないハード
量で構成できるようになる。

【００１９】

【実施例】以下、本発明の実施例を添付図面を参照して
説明する。図１には、第１の発明の一実施例が示されて
いる。以下図面に沿って構成を説明する。加算または減
算を行う算術論理演算回路１０と、係数格納用のＲＯＭ
４０と、前記算術論理演算回路１０および後述するよう
な加減乗算回路２０３へデータを供給すると同時に前記
２演算回路の出力データの格納を行うマルチポートレジ
スタファイル３０と、前記ＲＯＭ４０と前記マルチポー
トレジスタファイル３０から前記２つの演算回路の結果
を前記マルチポートレジスタファイル３０へ供給するよ
うに接続したスイッチ５０と、乗数と被乗数の部分積を
出力する部分積生成回路２０２と、乗算の結果または後
述する加算か減算結果を蓄えるレジスタ２４１と、乗算
の場合はゼロを選択し、加算または減算を行う際は、加
えられる数または減らされる数側を選択する選択回路２
３２と、前記部分積生成回路２０２の出力および前記選
択回路２３２の出力を入力とする全加算回路２１２と、
前記全加算回路２１２の出力を入力とする高速加算回路
２２１とからなり、乗算回路において前記選択回路２３
２を設けることにより、加算もしくは減算も行える機能
を持つ加減乗算回路２０３を備える構成である。本発明
の主要な機能である、加減乗算回路２０３上で、加算、
減算および乗算演算を計算する方法について詳しく説明
する。まず加算Ａ＋Ｂは以下に示すように計算する。部
分積生成回路２０２の乗数側入力へはＲＯＭに格納した
定数１を入力し、部分積生成回路２０２の被乗数側の入
力へはＢ（またはＡ）を入力する。これにより部分積生
成回路２０２からはＢ（またはＡ）を出力させ、また選
択回路２３２の入力選択をスイッチ５０側とし、マルチ
ポートレジスタファイル３０内に格納されているＡ（ま
たはＢ）データを全加算回路２１２へ入力する。そうす
ることでＡおよびＢが全加算回路２１２、高速加算回路
２２１へ入力される。以上によりＡ＋Ｂが計算される。
次に減算Ａ−Ｂは以下のように計算する。部分積生成回
路２０２の乗数側の入力へはＲＯＭに格納した定数−１
を入力し、部分積生成回路２０２の被乗数側の入力へは
Ｂを入力する。これにより部分積生成回路２０２からは
−Ｂを出力させ、また選択回路２３２は加算と同様にス
イッチ５０からの入力線を選択しＡを全加算回路２１２
へ入力する。そうすることでＡおよび−Ｂが全加算回路
２１２、高速加算回路２２１に入力される。以上により
Ａ−Ｂが計算される。乗算Ａ×Ｂは以下のように計算す
る。部分積生成回路２０２の乗数側の入力へＡを入力
し、部分積生成回路２０２の被乗数側の入力へはＢを入
力する。すると部分積生成回路２０２はＡ×Ｂの部分積
を出力させ全加算回路２１２と高速加算回路２２１で全
ての部分積を加算することによりＡ×Ｂを計算する。

【００２０】ところで、本実施例を用いて、図２のＬｅ
ｅの高速アルゴリズムの計算手順に従って計算する場合
を考える。従来の技術でも説明したのと同様に、例えば
最初に図２に示される加算Ａ１つまりＦ（５）とＦ
（３）の加算Ｆ（５）＋Ｆ（３）を図１の算術論理演算
回路１０で加算を計算し、同時に乗算Ｍ１つまりＦ
（４）とＣ４の乗算を加減乗算回路２０３で乗算計算す
る。次のステップではＡ２つまりＦ（１）とＦ（３）の
加算Ｆ（１）＋Ｆ（３）を算術論理演算回路１０で計算
し、同時にＭ３の乗算を加減乗算回路２０３で計算す
る、というように図２の高速アルゴリズムを計算する。
上述のように本実施例に基づいて、図２の高速アルゴリ
ズムの計算をステップ毎に例示したものが図６である。
図６では、１つの乗算をするのに２ステップかかるが、
パイプライン動作可能で毎ステップデータ入力が可能で
ある場合の例である。また図６中、乗算演算の−記号
は、乗算も加減算も行われていないことを表している。
図６により図１の実施例で８次のＬｅｅの高速ＩＤＣＴ
アルゴリズムを使用したＩＤＣＴ処理をするのに全体で
２１ステップかかって処理することが出来る。

【００２１】図３には、第２の発明の一実施例が示され
ている。以下図面に沿って構成および動作について説明
する。なお算術論理演算回路１０、係数格納用のＲＯＭ
４０、マルチポートレジスタファイル３０、スイッチ５
０は図１で示した実施例と全く同一構成であるため、そ
の説明は省略する。乗数を上位ビットと下位ビットに分
け最初の計算サイクルでは下位ビット側を出力し次の第
２の計算サイクルでは上位ビット側を選択し出力する選
択回路２３１と、前記選択回路２３１の出力する乗数お
よび被乗数の部分積を生成する部分積生成回路２０２
と、乗算の結果または後述する加減算結果を蓄えるレジ
スタ２４１と、乗算計算時に最初の計算サイクルではゼ
ロを、乗算時の第２の計算サイクルでは、前記レジスタ
２４１の出力を、および加減算計算時の加えられるまた
は減らされる数のいずれかの、３者いずれを選択する選
択回路２３２と、前記部分積生成回路２０２の出力と前
記選択回路２３２の出力を入力とする全加算回路２１２
と、前記全加算回路２１２の出力を入力とする高速加算
回路２２１とからなり、乗算回路において加算もしくは
減算機能を持つ加減乗算回路２０４を備えるように構成
している。いま加減乗算回路２０４で、加算、減算およ
び乗算演算を計算する方法について詳しく説明する。加
算Ａ＋Ｂと減算Ａ−Ｂは第１の発明による方法と全く同
一の方法で計算可能であるので説明は省略する。乗算Ａ
×Ｂは以下のように計算することができる。最初の計算
サイクルで選択回路２３１から部分積生成回路２０２へ
供給される乗数Ａの下位ビット側と被乗数Ｂから、乗数
Ａの下位ビット側と被乗数Ｂの部分積を出力させる一
方、選択回路２３２はゼロを選択する。前記部分積の和
を全加算回路２１２と高速加算回路２２１により求め乗
数Ａの下位ビット側と被乗数Ｂとの積をレジスタ２４１
へ格納する。次の計算サイクルでは、選択回路２３１か
ら部分積生成回路２０２へ供給される乗数Ａの上位ビッ
ト側と被乗数Ｂから、乗数Ａの上位ビット側と被乗数Ｂ
の部分積を出力させる一方、選択回路２３２はレジスタ
２４１の出力を選択し、全加算回路２１２と高速加算回
路２２１で前記乗数Ａの上位ビット側と被乗数Ｂの部分
積とレジスタ２４１内の乗数Ａの下位ビット側と被乗数
Ｂとの積との総和を全加算回路２１２と高速加算回路２
２１により求めレジスタ２４１へ格納する。これでレジ
スタにはＡ×Ｂが格納される。ここで注意を要するの
は、最初の計算サイクルで格納した、レジスタ２４１内
にある乗数Ａの下位ビット側と被乗数Ｂとの積の結果
と、第２の計算サイクルで部分積生成回路２０２が出力
する乗数Ａの下位ビット側と被乗数Ｂとの積とを全加算
回路２１２と高速加算回路で加算するためには、ビット
位置を合わせなくてはならず、そのため選択回路２３２
の入力側で、ビット位置を合わせるために、レジスタ２
４１内の下位ビットで分けた場合の下位ビット幅だけ下
位へずらしたものを入力させるものとする。第２の実施
例を用いて、図２のＬｅｅの高速アルゴリズムの計算手
順に従って計算する場合を考える。第１の発明の実施例
でも説明したのと同様に、例えば最初に図２に示される
加算Ａ１つまりＦ（５）とＦ（３）の加算Ｆ（５）＋Ｆ
（３）を図１の算術論理演算回路１０で加算を計算し、
同時に乗算Ｍ１つまりＦ（４）とＣ４の乗算を加減乗算
回路２０３で乗算計算する。次のステップではＡ２つま
りＦ（１）とＦ（３）の加算Ｆ（１）＋Ｆ（３）を算術
論理演算回路１０で計算し、同時にＭ３の乗算を加減乗
算回路２０３で計算する、というように図２の高速アル
ゴリズムを計算する。上述のように第２の発明の実施例
に基づいて、図２の高速アルゴリズムの計算をステップ
毎に例示したものが図７である。第２の発明の実施例で
は１つの乗算をするのに２ステップかかるが、本加減乗
算回路２０４は部分積加算で１乗算を計算するので乗算
の２ステップ目にはデータは入力しないように動作す
る。図７において各乗算の２ステップ目がカッコで括ら
れているのは、また乗算演算中であることを表現してい
る。また図７中、乗算演算の−記号は、第１の発明の実
施例の図６と同様、乗算も加減算も行われていないこと
を表している。図７により図１の実施例で８次のＬｅｅ
の高速ＩＤＣＴアルゴリズムを使用したＩＤＣＴ処理を
するのに全体で２７ステップかかって処理することが出
来る。

【００２２】

【発明の効果】図２で示されるような８次のＬｅｅの高
速ＤＣＴアルゴリズムを計算する場合、従来法で２９ス
テップであるところ、第１の発明の構成により、２１ス
テップとなりステップ数を短縮することができる。また
演算回路の稼働率を、全ステップ数に占める２つの演算
回路が計算しているステップ数の割合で表現する場合、
従来法は、７１％であるが、第１の発明では、約９８％
となり、乗算回路に加算および減算も可能になったこと
による高稼働率になることがわかる。第２の発明の構成
により、同様に２７ステップとなり、従来法は２９ステ
ップに対し短くなった。同様に稼働率を、求めると第２
の発明は、約９８％となり、第１の発明と同様高稼働率
になり計算効率が向上することがわかる。また第２の発
明のハード量を図４で示した従来法と比較すると、第２
の発明のハード量の増加は、選択回路２つと全加算器の
入力が１つ増設するためのハード量増加のみであり、そ
の一方で圧倒的に回路規模の大きな部分積生成回路は半
分で済む。そのため従来の乗算回路と第２の発明の加減
乗算回路の比較で、ハード量を約３０％削減することが
できる。

【図面の簡単な説明】

【図１】第１の発明の一実施例を示すブロック図であ
る。

【図２】逆離散コサイン変換の高速アルゴリズムの詳細
を示す図である。

【図３】第２の発明の一実施例を示すブロック図であ
る。

【図４】従来の直交変換処理装置の例である。

【図５】従来方法の構成上で、逆コサイン変換の高速ア
ルゴリズムを実現するプログラム例を示す図である。

【図６】第１の発明により、逆コサイン変換の高速アル
ゴリズムを実現するプログラム例を示す図である。

【図７】第２の発明により、逆コサイン変換の高速アル
ゴリズムを実現するプログラム例を示す図である。

【符号の説明】

１０算術論理演算回路２０１乗算回路２０２部分積生成回路２０３乗加減算演算回路２０４乗加減算演算回路２１１全加算回路２１２全加算回路２２１高速加算回路２３１，２３２選択回路２４１レジスタ３０マルチポートレジスタファイル４０ＲＯＭ５０スイッチ

Claims

【特許請求の範囲】

【請求項１】算術論理演算回路と、係数格納用のＲＯＭ
と、前記算術論理演算回路および加減乗算回路へデータ
を供給し、前記２つの演算回路の出力データの格納を行
うマルチポートレジスタファイルと、前記ＲＯＭと前記
マルチポートレジスタファイルから前記２つの演算回路
の結果を前記マルチポートレジスタへ供給するスイッチ
とから構成される直交変換処理装置において、前記加減乗算回路が、乗数と被乗数の部分積を出力する
部分積生成部と、乗算の場合はゼロを選択し、加算また
は減算を行う際は、加えられる数または減らされる数側
を選択する選択部と、前記部分積生成部の出力および前
記選択部の出力を入力とする全加算部と、前記全加算部
の出力を入力とする高速加算部と、前記高速加算部の結
果を蓄えるレジスタとを備えることを特徴とする直交変
換処理装置。
【請求項２】算術論理演算回路と、係数格納用のＲＯＭ
と、前記算術論理演算回路および加減乗算演算回路へデ
ータを供給し、前記２つの演算回路の出力データの格納
を行うマルチポートレジスタファイルと、前記ＲＯＭと
前記マルチポートレジスタファイルから前記２つの演算
回路の結果を前記マルチポートレジスタファイルへ供給
するスイッチとから構成される直交変換処理装置におい
て、前記加減乗算演算回路が、ビット幅で区切った乗数を第
１の計算サイクルでは下位ビット側を、第２の計算サイ
クルでは上位ビット側を選択出力するように動作する第
１の選択部と、前記第１の選択部の出力と被乗数との部
分積を出力する部分積生成部と、乗算結果または加減算
の結果を蓄えるレジスタと、乗算を計算する場合は第１
の計算サイクルでゼロを選択し、乗算を計算する場合の
第２の計算レジスタサイクルでは、前記レジスタの出力
を選択し、加算または減算を行う際は、加えられる数ま
たは減らされる数側を選択するような第２の選択部と、
前記部分積生成回路の出力および前記第２の選択部の出
力を入力とする全加算部と、前記全加算部の出力を入力
とする高速加算部とを備えることを特徴とする直交変換
処理装置。