JP3669052B2 - 離散コサイン変換装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ハードウエアで構成される離散コサイン変換装置に関するもので、詳しくは、入力データを絶対値と正負の符号に分離し、数値演算と符号演算とを別々に行なう構成にすることで正負の符号を有する乗算回路の回路規模を縮小し、消費電力を低減するとともに高速動作を可能にした離散コサイン変換装置に関するものである。
【０００２】
【従来の技術】
離散コサイン変換（ＤＣＴ）は、ＪＰＥＧ，ＭＰＥＧ等の符号化標準規格で採用されている。これらの規格で採用された離散コサイン変換（ＤＣＴ）は、そのサイズが８×８画素である。ハードウエアで構成される２次元離散コサイン変換装置は、同じ回路設計ですむことから、１次元離散コサイン変換を２回繰り返す構成をとることが多い。
【０００３】
係る離散コサイン変換（ＤＣＴ）には、いくつかの高速算法がある。高速算法の代表的なものとして、チャンのアルゴリズムが知られている。（Ｗ．Ｈ．Ｃｈｅｎ，Ｃ．Ｈ．Ｓｍｉｔｈ ａｎｄ Ｓ．Ｃ．Ｆｒａｌｉｃｋ，”Ａ ＦａｓｔＣｏｍｐｕｔａｔｉｏｎａｌ Ａｌｇｏｒｉｔｈｍ ｆｏｒ ｔｈｅ Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ”，ＩＥＥＥ Ｔｒａｎｓ．Ｃｏｍｍ．，Ｖｏｌ．ＣＯＭ−２５，Ｎｏ．９，ｐｐ．１００４−１００９，Ｓｅｐ．１９７７．）
図３は、従来の２次元離散コサイン変換装置のブロック構成図である。従来の２次元離散コサイン変換装置１０１は、２組の１次元ＤＣＴ回路１０２，１０４と、転置回路１０３とから構成される。８×８画素のブロックに分割された入力データは、前段の１次元ＤＣＴ回路１０２によって１次元離散コサイン変換がなされ、転置回路１０３によって水平、垂直方向の入れ替えがなされ、さらに、後段の１次元ＤＣＴ回路１０４によって１次元離散コサイン変換がなされる。
【０００４】
図４は、この従来の１次元ＤＣＴ回路のブロック構成図である。従来の１次元ＤＣＴ回路１０２，１０４は、データ選択回路部１０５と、複数の演算器１０６〜１０９と、セレクタ１１０と、システムカウンタ１１１とを備える。データ選択回路部１０５は、シフトレジスタ１２１と、演算処理データセレクタ１２２と、入力データ加算器１２３とを備える。各演算器１０６〜１０９は、入力レジスタ１３１と、係数発生器１３２と、符号付乗算器１３３と、加算器１３５と、出力レジスタ１３６とを備える。
【０００５】
入力データは、データ選択部１０５内のシフトレジスタ１２１へ入力される。演算処理データセレクタ１２２は、上記チャン（Ｗ．Ｈ．Ｃｈｅｎ）のアルゴリズムにしたがって、シフトレジスタ１２１から２つのデータを選択する。演算処理データセレクタ１２２で選択された２つのデータは、入力データ加算器１２３で加算される。入力データ加算器１２３での加算結果１２３ａは、演算器１０６内の入力レジスタ１３１へ供給される。入力レジスタ１３１の出力側のデータライン１３７は、パイプライン構造となっており、他の演算器１０７，１０８，１０９へ順次データが流れるようになっている。
【０００６】
係数発生器１３２は、システムカウンタ１１１のカウント値１１１ａに基づいて、カウント値１１１ａに対応して予め設定した乗算係数１３２ａを出力する。符号付乗算器１３３は、データライン１３７を介して供給される正負の符号付きデータと係数発生器１３２から供給される乗算係数１３２ａとを乗算する。符号付乗算器１３３の乗算結果１３３ａは、加算器１３５へ供給される。
【０００７】
加算器１３５は、出力レジスタ１３６の記憶値１３６ａと乗算結果１３３ａとを加算する。加算結果１３５ａは、出力レジスタ１３６に格納される。出力レジスタ１３６の記憶値１３６ａと乗算結果１３３ａとを加算器１３５で加算することで、乗算結果の累積加算がなされる。出力レジスタ１３６の記憶値１３６ａは、システムカウンタ１１１のカウンタ値１１１ａに基づいてリセットされる。各演算器１０６〜１０９の各出力は、セレクタ１１０に供給される。セレクタ１１０は、システムカウンタ１１１のカウンタ値１１１ａに基づいて各演算器１０６〜１０９の出力を選択し、出力データとして出力する。
【０００８】
【発明が解決しようとする課題】
上述した従来の２次元離散コサイン変換装置１０１内の、１次元ＤＣＴ回路１０２，１０４では、データ選択回路部１０５から出力される正負の符号がついたデータを各演算器１０６〜１０９へ供給している。各演算器１０６〜１０９内の符号付乗算器１３３は、正負の符号による場合分けを行なって演算を行なう必要がある。このため従来の２次元離散コサイン変換装置１０１は、符号付乗算器１３３の回路規模が大きくなり、それに伴い消費電力の増大、処理スピードの低下を招いていた。
【０００９】
この発明はこのような課題を解決するためなされたもので、乗算に要する回路規模を縮小し、消費電力を低減するとともに高速動作を可能にした離散コサイン変換装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記課題を解決するためこの発明に係る離散コサイン変換装置は、入力データを絶対値と正負の符号とに分離する絶対値化回路と、入力データの絶対値と演算係数との乗算を行なった後に、システムカウンタ値と符号とに基づいて符号演算を行なって正負の符号付き演算結果を出力する演算器とを備えたことを特徴とする。
【００１１】
以上のように構成されたこの発明に係る離散コサイン変換装置は、乗算と正負の符号演算とを分けて行なう構成にすることで、符号付乗算器よりも回路規模を減少させることができる。よって、離散コサイン変換装置は、演算器の回路規模を縮小し、低消費電力化ならびに動作の高速化が可能となる。
【００１２】
【発明の実施の形態】
以下、この発明の実施の形態について添付図面に基づいて説明する。図１はこの発明に係る２次元離散コサイン変換装置のブロック構成図である。２次元離散コサイン変換装置１は、２組の１次元ＤＣＴ回路２，４と、転置回路３とから構成される。８×８データのブロックに分割されたデータ入力は、前段の１次元ＤＣＴ回路２によって１次元離散コサイン変換がなされ、転置回路３によって水平、垂直方向の入れ替えがなされ、さらに、後段の１次元ＤＣＴ回路４によって１次元離散コサイン変換がなされる。なお、以上の基本構成は、従来のものと同じである。
【００１３】
図２は、２次元離散コサイン変換装置１の１次元ＤＣＴ回路のブロック構成図である。１次元ＤＣＴ回路２，４は、データ選択回路部５と、複数の演算器６〜９と、セレクタ１０と、システムカウンタ１１と、絶対値化回路１２とから構成されている。
【００１４】
データ選択回路部５は、シフトレジスタ２１と、演算処理データセレクタ２２と、入力データ加算器２３とを備える。各演算器６〜９は、入力レジスタ３１と、係数発生器３２と、乗算器３３と、符号演算器３４と、加算器３５と、出力レジスタ３６とを備える。
【００１５】
データ選択回路部５内のシフトレジスタ２１には、符号付データである入力データが入力される。このシフトレジスタ２１は、複数ビットからなる符号付の入力データが供給されるたびに、供給された入力データを順次シフトさせて一時記憶する。演算処理データセレクタ２２は、チャン（Ｗ．Ｈ．Ｃｈｅｎ）のアルゴリズムにしたがって、シフトレジスタ２１から２つのデータを選択する。演算処理データセレクタ２２で選択された２つのデータ２２ａ，２２ｂは、入力データ加算器２３へ供給されて加算される。入力データ加算器２３での加算結果２３ａは、絶対値化回路１２へ供給される。
【００１６】
絶対値化回路１２は、データ選択回路部５から供給される正負の符号付きデータ２３ａを絶対値データ１２ａと正負の符号１２ｂとに分離して出力する。分離された絶対値データ１２ａならびに正負の符号１２ｂは、演算器６内の入力レジスタ３１へ供給され、入力レジスタ３１に一時記憶される。入力レジスタ３１に一時記憶された絶対値データ１２ａならびに正負の符号１２ｂは、データライン３７へ供給される。データライン３７はパイプライン構造となっており、演算器６と同様な回路構成である各演算器７，８，９へと順次データが流れていく。
【００１７】
係数発生器３２は、システムカウンタ１１のカウント値１１ａと乗算係数との対応テーブル等を備える。係数発生器３２は、システムカウンタ１１から供給されるカウント値１１ａに基づいて、カウント値１１ａに対応して予め設定された乗算係数３２ａを出力する。乗算器３３は、入力レジスタ３１から出力される絶対値データ３１ａと係数発生器３２から出力される乗算係数３２ａとの乗算を行なう。乗算結果３３ａは、符号演算器３４へ供給される。
【００１８】
符号演算器３４は、システムカウンタ１１のカウント値１１ａと入力レジスタ３１から供給される正負の符号３１ｂとに基づいて、乗算結果３３ａの正負の符号を決定し、正負の符号付きの乗算結果３４ａを出力するよう構成している。正負の符号付きの乗算結果３４ａは、加算器３５へ供給される。
【００１９】
加算器３５は、出力レジスタ３６の記憶値３６ａと符号付きの乗算結果３４ａとを加算する。加算結果３５ａは、出力レジスタ３６に格納される。出力レジスタ３６の記憶値３６ａと符号付きの乗算結果３４ａとを加算器３５で加算することで、符号付きの乗算結果３４ａの累積加算がなされる。出力レジスタ３６の記憶値３６ａは、システムカウンタ１１のカウンタ値１１ａに基づいてリセットされる。
【００２０】
各演算器６〜９の各出力は、セレクタ１０に供給される。セレクタ１０は、システムカウンタ１１のカウント値１１ａに基づいて各演算器６〜９の出力を選択し、出力データとして出力する。
【００２１】
以上のように１次元ＤＣＴ回路２，４は、データ選択回路部５から出力される正負の符号付きの加算結果２３ａを絶対値化回路部１２で絶対値１２ａと正負の符号１２ｂに分離して各演算器６〜９へ供給し、各演算器６〜９内では乗算器３３によって絶対値１２ａと乗算係数３２ａとの乗算を行なった後に、符号演算器３４で正負の符号を演算して正負の符号付きの乗算結果３４ａを出力する構成としているので、従来の符号付乗算器よりも乗算に要する回路規模を縮小することができる。
【００２２】
なお、２次元離散コサイン変換装置１においては、図２に示すように、データ選択回路部５と各演算器６〜９との間に絶対値化回路１２を介設して構成したが、データ選択回路部５の前段に絶対値化回路１２を配置して、入力データを絶対値と正負の符号との分離した後に、分離した絶対値と正負の符号とをデータ選択回路部５へ供給する構成としてもよい。
【００２３】
【発明の効果】
以上説明したようにこの発明に係る離散コサイン変換装置は、入力データを絶対値と正負の符号とに分離する絶対値化回路と、入力データの絶対値と演算係数との乗算を行なった後に、システムカウンタ値と正負の符号とに基づいて符号演算を行なって正負の符号付き演算結果を出力する演算器とを備え、乗算と正負の符号演算とを分けて行なう構成にしたので、符号付乗算を行なう従来構成のものよりも乗算に要する回路規模を減少させることができる。よって、演算器の回路規模を縮小し、低消費電力化ならびに動作の高速化が可能となる。
【図面の簡単な説明】
【図１】この発明に係る２次元離散コサイン変換装置のブロック構成図である。
【図２】この発明に係る１次元ＤＣＴ回路のブロック構成図である。
【図３】従来の２次元離散コサイン変換装置のブロック構成図である。
【図４】従来の１次元ＤＣＴ回路のブロック構成図である。
【符号の説明】
１ ２次元離散コサイン変換装置、２，４ １次元ＤＣＴ回路、３ 転置回路、５ データ選択回路部、６〜９ 演算器、１０ セレクタ、１１ システムカウンタ、１１ａ カウンタ値、１２ 絶対値化回路、３１ 入力レジスタ、３２係数発生器、３３ 乗算器、３４ 符号演算器、３５ 加算器、３６ 出力レジスタ、３７ データライン
【発明の属する技術分野】
本発明は、ハードウエアで構成される離散コサイン変換装置に関するもので、詳しくは、入力データを絶対値と正負の符号に分離し、数値演算と符号演算とを別々に行なう構成にすることで正負の符号を有する乗算回路の回路規模を縮小し、消費電力を低減するとともに高速動作を可能にした離散コサイン変換装置に関するものである。
【０００２】
【従来の技術】
離散コサイン変換（ＤＣＴ）は、ＪＰＥＧ，ＭＰＥＧ等の符号化標準規格で採用されている。これらの規格で採用された離散コサイン変換（ＤＣＴ）は、そのサイズが８×８画素である。ハードウエアで構成される２次元離散コサイン変換装置は、同じ回路設計ですむことから、１次元離散コサイン変換を２回繰り返す構成をとることが多い。
【０００３】
係る離散コサイン変換（ＤＣＴ）には、いくつかの高速算法がある。高速算法の代表的なものとして、チャンのアルゴリズムが知られている。（Ｗ．Ｈ．Ｃｈｅｎ，Ｃ．Ｈ．Ｓｍｉｔｈ ａｎｄ Ｓ．Ｃ．Ｆｒａｌｉｃｋ，”Ａ ＦａｓｔＣｏｍｐｕｔａｔｉｏｎａｌ Ａｌｇｏｒｉｔｈｍ ｆｏｒ ｔｈｅ Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ”，ＩＥＥＥ Ｔｒａｎｓ．Ｃｏｍｍ．，Ｖｏｌ．ＣＯＭ−２５，Ｎｏ．９，ｐｐ．１００４−１００９，Ｓｅｐ．１９７７．）
図３は、従来の２次元離散コサイン変換装置のブロック構成図である。従来の２次元離散コサイン変換装置１０１は、２組の１次元ＤＣＴ回路１０２，１０４と、転置回路１０３とから構成される。８×８画素のブロックに分割された入力データは、前段の１次元ＤＣＴ回路１０２によって１次元離散コサイン変換がなされ、転置回路１０３によって水平、垂直方向の入れ替えがなされ、さらに、後段の１次元ＤＣＴ回路１０４によって１次元離散コサイン変換がなされる。
【０００４】
図４は、この従来の１次元ＤＣＴ回路のブロック構成図である。従来の１次元ＤＣＴ回路１０２，１０４は、データ選択回路部１０５と、複数の演算器１０６〜１０９と、セレクタ１１０と、システムカウンタ１１１とを備える。データ選択回路部１０５は、シフトレジスタ１２１と、演算処理データセレクタ１２２と、入力データ加算器１２３とを備える。各演算器１０６〜１０９は、入力レジスタ１３１と、係数発生器１３２と、符号付乗算器１３３と、加算器１３５と、出力レジスタ１３６とを備える。
【０００５】
入力データは、データ選択部１０５内のシフトレジスタ１２１へ入力される。演算処理データセレクタ１２２は、上記チャン（Ｗ．Ｈ．Ｃｈｅｎ）のアルゴリズムにしたがって、シフトレジスタ１２１から２つのデータを選択する。演算処理データセレクタ１２２で選択された２つのデータは、入力データ加算器１２３で加算される。入力データ加算器１２３での加算結果１２３ａは、演算器１０６内の入力レジスタ１３１へ供給される。入力レジスタ１３１の出力側のデータライン１３７は、パイプライン構造となっており、他の演算器１０７，１０８，１０９へ順次データが流れるようになっている。
【０００６】
係数発生器１３２は、システムカウンタ１１１のカウント値１１１ａに基づいて、カウント値１１１ａに対応して予め設定した乗算係数１３２ａを出力する。符号付乗算器１３３は、データライン１３７を介して供給される正負の符号付きデータと係数発生器１３２から供給される乗算係数１３２ａとを乗算する。符号付乗算器１３３の乗算結果１３３ａは、加算器１３５へ供給される。
【０００７】
加算器１３５は、出力レジスタ１３６の記憶値１３６ａと乗算結果１３３ａとを加算する。加算結果１３５ａは、出力レジスタ１３６に格納される。出力レジスタ１３６の記憶値１３６ａと乗算結果１３３ａとを加算器１３５で加算することで、乗算結果の累積加算がなされる。出力レジスタ１３６の記憶値１３６ａは、システムカウンタ１１１のカウンタ値１１１ａに基づいてリセットされる。各演算器１０６〜１０９の各出力は、セレクタ１１０に供給される。セレクタ１１０は、システムカウンタ１１１のカウンタ値１１１ａに基づいて各演算器１０６〜１０９の出力を選択し、出力データとして出力する。
【０００８】
【発明が解決しようとする課題】
上述した従来の２次元離散コサイン変換装置１０１内の、１次元ＤＣＴ回路１０２，１０４では、データ選択回路部１０５から出力される正負の符号がついたデータを各演算器１０６〜１０９へ供給している。各演算器１０６〜１０９内の符号付乗算器１３３は、正負の符号による場合分けを行なって演算を行なう必要がある。このため従来の２次元離散コサイン変換装置１０１は、符号付乗算器１３３の回路規模が大きくなり、それに伴い消費電力の増大、処理スピードの低下を招いていた。
【０００９】
この発明はこのような課題を解決するためなされたもので、乗算に要する回路規模を縮小し、消費電力を低減するとともに高速動作を可能にした離散コサイン変換装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記課題を解決するためこの発明に係る離散コサイン変換装置は、入力データを絶対値と正負の符号とに分離する絶対値化回路と、入力データの絶対値と演算係数との乗算を行なった後に、システムカウンタ値と符号とに基づいて符号演算を行なって正負の符号付き演算結果を出力する演算器とを備えたことを特徴とする。
【００１１】
以上のように構成されたこの発明に係る離散コサイン変換装置は、乗算と正負の符号演算とを分けて行なう構成にすることで、符号付乗算器よりも回路規模を減少させることができる。よって、離散コサイン変換装置は、演算器の回路規模を縮小し、低消費電力化ならびに動作の高速化が可能となる。
【００１２】
【発明の実施の形態】
以下、この発明の実施の形態について添付図面に基づいて説明する。図１はこの発明に係る２次元離散コサイン変換装置のブロック構成図である。２次元離散コサイン変換装置１は、２組の１次元ＤＣＴ回路２，４と、転置回路３とから構成される。８×８データのブロックに分割されたデータ入力は、前段の１次元ＤＣＴ回路２によって１次元離散コサイン変換がなされ、転置回路３によって水平、垂直方向の入れ替えがなされ、さらに、後段の１次元ＤＣＴ回路４によって１次元離散コサイン変換がなされる。なお、以上の基本構成は、従来のものと同じである。
【００１３】
図２は、２次元離散コサイン変換装置１の１次元ＤＣＴ回路のブロック構成図である。１次元ＤＣＴ回路２，４は、データ選択回路部５と、複数の演算器６〜９と、セレクタ１０と、システムカウンタ１１と、絶対値化回路１２とから構成されている。
【００１４】
データ選択回路部５は、シフトレジスタ２１と、演算処理データセレクタ２２と、入力データ加算器２３とを備える。各演算器６〜９は、入力レジスタ３１と、係数発生器３２と、乗算器３３と、符号演算器３４と、加算器３５と、出力レジスタ３６とを備える。
【００１５】
データ選択回路部５内のシフトレジスタ２１には、符号付データである入力データが入力される。このシフトレジスタ２１は、複数ビットからなる符号付の入力データが供給されるたびに、供給された入力データを順次シフトさせて一時記憶する。演算処理データセレクタ２２は、チャン（Ｗ．Ｈ．Ｃｈｅｎ）のアルゴリズムにしたがって、シフトレジスタ２１から２つのデータを選択する。演算処理データセレクタ２２で選択された２つのデータ２２ａ，２２ｂは、入力データ加算器２３へ供給されて加算される。入力データ加算器２３での加算結果２３ａは、絶対値化回路１２へ供給される。
【００１６】
絶対値化回路１２は、データ選択回路部５から供給される正負の符号付きデータ２３ａを絶対値データ１２ａと正負の符号１２ｂとに分離して出力する。分離された絶対値データ１２ａならびに正負の符号１２ｂは、演算器６内の入力レジスタ３１へ供給され、入力レジスタ３１に一時記憶される。入力レジスタ３１に一時記憶された絶対値データ１２ａならびに正負の符号１２ｂは、データライン３７へ供給される。データライン３７はパイプライン構造となっており、演算器６と同様な回路構成である各演算器７，８，９へと順次データが流れていく。
【００１７】
係数発生器３２は、システムカウンタ１１のカウント値１１ａと乗算係数との対応テーブル等を備える。係数発生器３２は、システムカウンタ１１から供給されるカウント値１１ａに基づいて、カウント値１１ａに対応して予め設定された乗算係数３２ａを出力する。乗算器３３は、入力レジスタ３１から出力される絶対値データ３１ａと係数発生器３２から出力される乗算係数３２ａとの乗算を行なう。乗算結果３３ａは、符号演算器３４へ供給される。
【００１８】
符号演算器３４は、システムカウンタ１１のカウント値１１ａと入力レジスタ３１から供給される正負の符号３１ｂとに基づいて、乗算結果３３ａの正負の符号を決定し、正負の符号付きの乗算結果３４ａを出力するよう構成している。正負の符号付きの乗算結果３４ａは、加算器３５へ供給される。
【００１９】
加算器３５は、出力レジスタ３６の記憶値３６ａと符号付きの乗算結果３４ａとを加算する。加算結果３５ａは、出力レジスタ３６に格納される。出力レジスタ３６の記憶値３６ａと符号付きの乗算結果３４ａとを加算器３５で加算することで、符号付きの乗算結果３４ａの累積加算がなされる。出力レジスタ３６の記憶値３６ａは、システムカウンタ１１のカウンタ値１１ａに基づいてリセットされる。
【００２０】
各演算器６〜９の各出力は、セレクタ１０に供給される。セレクタ１０は、システムカウンタ１１のカウント値１１ａに基づいて各演算器６〜９の出力を選択し、出力データとして出力する。
【００２１】
以上のように１次元ＤＣＴ回路２，４は、データ選択回路部５から出力される正負の符号付きの加算結果２３ａを絶対値化回路部１２で絶対値１２ａと正負の符号１２ｂに分離して各演算器６〜９へ供給し、各演算器６〜９内では乗算器３３によって絶対値１２ａと乗算係数３２ａとの乗算を行なった後に、符号演算器３４で正負の符号を演算して正負の符号付きの乗算結果３４ａを出力する構成としているので、従来の符号付乗算器よりも乗算に要する回路規模を縮小することができる。
【００２２】
なお、２次元離散コサイン変換装置１においては、図２に示すように、データ選択回路部５と各演算器６〜９との間に絶対値化回路１２を介設して構成したが、データ選択回路部５の前段に絶対値化回路１２を配置して、入力データを絶対値と正負の符号との分離した後に、分離した絶対値と正負の符号とをデータ選択回路部５へ供給する構成としてもよい。
【００２３】
【発明の効果】
以上説明したようにこの発明に係る離散コサイン変換装置は、入力データを絶対値と正負の符号とに分離する絶対値化回路と、入力データの絶対値と演算係数との乗算を行なった後に、システムカウンタ値と正負の符号とに基づいて符号演算を行なって正負の符号付き演算結果を出力する演算器とを備え、乗算と正負の符号演算とを分けて行なう構成にしたので、符号付乗算を行なう従来構成のものよりも乗算に要する回路規模を減少させることができる。よって、演算器の回路規模を縮小し、低消費電力化ならびに動作の高速化が可能となる。
【図面の簡単な説明】
【図１】この発明に係る２次元離散コサイン変換装置のブロック構成図である。
【図２】この発明に係る１次元ＤＣＴ回路のブロック構成図である。
【図３】従来の２次元離散コサイン変換装置のブロック構成図である。
【図４】従来の１次元ＤＣＴ回路のブロック構成図である。
【符号の説明】
１ ２次元離散コサイン変換装置、２，４ １次元ＤＣＴ回路、３ 転置回路、５ データ選択回路部、６〜９ 演算器、１０ セレクタ、１１ システムカウンタ、１１ａ カウンタ値、１２ 絶対値化回路、３１ 入力レジスタ、３２係数発生器、３３ 乗算器、３４ 符号演算器、３５ 加算器、３６ 出力レジスタ、３７ データライン
Claims (1)
- 入力データを絶対値と正負の符号とに分離する絶対値化回路と、
上記入力データの絶対値と演算係数との乗算を行なった後に、システムカウンタ値と上記入力データの符号とに基づいて符号演算を行なって正負の符号付き演算結果を出力する演算器と
を備えたことを特徴とする離散コサイン変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13367196A JP3669052B2 (ja) | 1996-05-28 | 1996-05-28 | 離散コサイン変換装置 |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09319732A JPH09319732A (ja) | 1997-12-12 |
| JP3669052B2 true JP3669052B2 (ja) | 2005-07-06 |
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ID=15110190
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| JP13367196A Expired - Fee Related JP3669052B2 (ja) | 1996-05-28 | 1996-05-28 | 離散コサイン変換装置 |
Country Status (1)
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| JP (1) | JP3669052B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114329330A (zh) * | 2021-12-31 | 2022-04-12 | 上海阵量智能科技有限公司 | 数据处理装置、方法、芯片、计算机设备及存储介质 |
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1996
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