JPH05158966A - 行列乗算器 - Google Patents
行列乗算器Info
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- JPH05158966A JPH05158966A JP40698490A JP40698490A JPH05158966A JP H05158966 A JPH05158966 A JP H05158966A JP 40698490 A JP40698490 A JP 40698490A JP 40698490 A JP40698490 A JP 40698490A JP H05158966 A JPH05158966 A JP H05158966A
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Abstract
(57)【要約】
【目的】 画像等の変換符号化装置において、変換部に
使用する行列演算回路を簡略化し、装置の小型化、経済
化を実現する。 【構成】 信号の行列と定数の行列との行列乗算回路
を、定数行列で生じる定数の種類の数の複数の定数乗算
手段（４０１）と、入力信号の行列を上記複数の定数乗
算手段（４０１）の共通の被乗数とし、上記複数の定数
乗算手段の乗算結果から、行列積の要素を計算するため
に必要な値を選択する複数の選択回路（４０２）と、上
記複数の選択回路の（４０２）それぞれに対応して設け
られ上記乗算結果を累積し、行列積の行列要素を求める
累積手段(４０４)を設けて構成する。 【効果】乗算が定数行列で生じる定数の種類の数の固定
乗数乗算で済むため、乗算器を加算器の比較的単純な組
み合わせで実現でき画像情報符号化装置等の装置全体の
小型化が実現される。
使用する行列演算回路を簡略化し、装置の小型化、経済
化を実現する。 【構成】 信号の行列と定数の行列との行列乗算回路
を、定数行列で生じる定数の種類の数の複数の定数乗算
手段（４０１）と、入力信号の行列を上記複数の定数乗
算手段（４０１）の共通の被乗数とし、上記複数の定数
乗算手段の乗算結果から、行列積の要素を計算するため
に必要な値を選択する複数の選択回路（４０２）と、上
記複数の選択回路の（４０２）それぞれに対応して設け
られ上記乗算結果を累積し、行列積の行列要素を求める
累積手段(４０４)を設けて構成する。 【効果】乗算が定数行列で生じる定数の種類の数の固定
乗数乗算で済むため、乗算器を加算器の比較的単純な組
み合わせで実現でき画像情報符号化装置等の装置全体の
小型化が実現される。
Description
【０００１】
【産業上の利用分野】本発明は行列乗算器、更に詳しく
言えば、音声、静止画像、動画像等の符号化装置等にお
いて、変換符号化部分の演算処理を行なう符号化装置等
で使用される定数行列と信号の行列の行列乗算を行なう
装置に関する。
言えば、音声、静止画像、動画像等の符号化装置等にお
いて、変換符号化部分の演算処理を行なう符号化装置等
で使用される定数行列と信号の行列の行列乗算を行なう
装置に関する。
【０００２】
【従来の技術】画像等の信号を効率よく符号化する装置
に、離散コサイン変換（以下ＤＣＴと略称）が利用され
ることが多い。ＤＣＴはフーリエ変換に類似する、周波
数変換の一種である。例えば入力画像を縦横８画素のブ
ロックに分割して、各画素を行列の要素とする行列
［χ］で表し、そのＤＣＴ変換結果である、いわゆるＤ
ＣＴ係数を行列［Ｘ］で表すと、これらの関係は定数行
列［Ｃ］と、その転置行列を用いて数式（１）で表され
る。ＤＣＴと逆ＤＣＴの演算は、数式（１）の行列演算
によって行われることが多い。
に、離散コサイン変換（以下ＤＣＴと略称）が利用され
ることが多い。ＤＣＴはフーリエ変換に類似する、周波
数変換の一種である。例えば入力画像を縦横８画素のブ
ロックに分割して、各画素を行列の要素とする行列
［χ］で表し、そのＤＣＴ変換結果である、いわゆるＤ
ＣＴ係数を行列［Ｘ］で表すと、これらの関係は定数行
列［Ｃ］と、その転置行列を用いて数式（１）で表され
る。ＤＣＴと逆ＤＣＴの演算は、数式（１）の行列演算
によって行われることが多い。
【０００３】
【数１】
【０００４】図１はＤＣＴあるいは逆ＤＣＴの処理を行
うＤＣＴ演算処理装置の一般的な構成を示す。ＤＣＴの
場合には画像信号の行列［χ］を、逆ＤＣＴの場合には
ＤＣＴ係数［Ｘ］を入力行列１１とする。これと定数記
憶部１０４に記憶されている定数行列１２とが行列演算
Ａ部１０１で掛け合わされ、その結果は中間結果蓄積部
１０２に一時蓄積される。さらに中間結果蓄積部１０２
に蓄積されている値と定数記憶部１０５に記憶されてい
る定数行列１３が行列演算Ｂ部１０３で掛け合わされ、
出力行列１４として出力される。このとき定数行列１２
と定数行列１３は定数行列［Ｃ］あるいはその転置行列
である。
うＤＣＴ演算処理装置の一般的な構成を示す。ＤＣＴの
場合には画像信号の行列［χ］を、逆ＤＣＴの場合には
ＤＣＴ係数［Ｘ］を入力行列１１とする。これと定数記
憶部１０４に記憶されている定数行列１２とが行列演算
Ａ部１０１で掛け合わされ、その結果は中間結果蓄積部
１０２に一時蓄積される。さらに中間結果蓄積部１０２
に蓄積されている値と定数記憶部１０５に記憶されてい
る定数行列１３が行列演算Ｂ部１０３で掛け合わされ、
出力行列１４として出力される。このとき定数行列１２
と定数行列１３は定数行列［Ｃ］あるいはその転置行列
である。
【０００５】図２は従来のＤＣＴ演算に伴う行列乗算器
の構成例を示すもので、上記行列演算Ａ部１０１や行列
演算Ｂ部１０３の構成を示す。この構成では、行（又は
列）毎に入力される行列演算入力２１に、定数発生部２
０５から各列（又は行）毎に発生される定数行列２３の
要素を乗算器２０１において順次掛け合わせ、加算器２
０２を用いて累積器２０３に累積される。各行の累積が
終了すると選択部２０４で列順に累積値を選択し、行列
演算出力２２として出力する。また乗算器２０１の例を
図３に示す。被乗数３１をｎ回左シフトすなわち２のｎ
乗したものを、乗数３２の各ビットが１か０かによっ
て、加算するかどうか選択器３０１で選択し、加算器３
０２で互いに加算する。
の構成例を示すもので、上記行列演算Ａ部１０１や行列
演算Ｂ部１０３の構成を示す。この構成では、行（又は
列）毎に入力される行列演算入力２１に、定数発生部２
０５から各列（又は行）毎に発生される定数行列２３の
要素を乗算器２０１において順次掛け合わせ、加算器２
０２を用いて累積器２０３に累積される。各行の累積が
終了すると選択部２０４で列順に累積値を選択し、行列
演算出力２２として出力する。また乗算器２０１の例を
図３に示す。被乗数３１をｎ回左シフトすなわち２のｎ
乗したものを、乗数３２の各ビットが１か０かによっ
て、加算するかどうか選択器３０１で選択し、加算器３
０２で互いに加算する。
【０００６】
【発明が解決しようとする課題】上記図１に示した行列
乗算器の構成では、乗算器２０１の数は定数行列の行
（又は列）の数だけ必要となり、入力行列の要素の入力
の周期で、乗算器２０１の乗数である定数が変わること
がある。そのため、回路規模は大きくなり、高速動作が
要求される。又、一般的に論理回路で乗算器を実現する
のは容易でなく、図３の例の構成でＮ桁の被乗数とＭ桁
の乗数の掛け算を行うにはＮ×Ｍ個程度の１ビット全加
算器を用意する必要があった。例えば国際規格のＴＶ電
話等で、充分な精度の演算を信号入力時間と同一時間内
に行うためには、２進数で１６ビットの数値の横８個、
縦８個の信号の行列と、２進数で14ビットの数値の横８
個、縦８個の定数の行列の掛け算が８個必要である。図
２の構成でこの演算を行うには１７９２個の加算器が必
要となり、ＤＣＴと逆ＤＣＴを行うにはさらにその４倍
が必要である。このことは装置の小型化の障害となって
いた。従って、本発明の目的は行列乗算器において、信
号の行列と定数の行列との乗算部を構成回路素子数を少
なく実現することである。本発明の他の目的はＴＶ電話
等で使用されるＤＣＴ変換による画像符号化装置を経済
的に実現することである。
乗算器の構成では、乗算器２０１の数は定数行列の行
（又は列）の数だけ必要となり、入力行列の要素の入力
の周期で、乗算器２０１の乗数である定数が変わること
がある。そのため、回路規模は大きくなり、高速動作が
要求される。又、一般的に論理回路で乗算器を実現する
のは容易でなく、図３の例の構成でＮ桁の被乗数とＭ桁
の乗数の掛け算を行うにはＮ×Ｍ個程度の１ビット全加
算器を用意する必要があった。例えば国際規格のＴＶ電
話等で、充分な精度の演算を信号入力時間と同一時間内
に行うためには、２進数で１６ビットの数値の横８個、
縦８個の信号の行列と、２進数で14ビットの数値の横８
個、縦８個の定数の行列の掛け算が８個必要である。図
２の構成でこの演算を行うには１７９２個の加算器が必
要となり、ＤＣＴと逆ＤＣＴを行うにはさらにその４倍
が必要である。このことは装置の小型化の障害となって
いた。従って、本発明の目的は行列乗算器において、信
号の行列と定数の行列との乗算部を構成回路素子数を少
なく実現することである。本発明の他の目的はＴＶ電話
等で使用されるＤＣＴ変換による画像符号化装置を経済
的に実現することである。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明では信号の行列と定数の行列との乗算部を、
定数行列で生じる定数の種類の数の複数の定数乗算手段
と、入力信号の行列を上記複数の定数乗算手段の共通の
被乗数とし、上記複数の定数乗算手段の乗算結果から、
行列積の要素を計算するために必要な値を選択する複数
の選択回路と、上記複数の選択回路のそれぞれに対応し
て設けられ上記乗算結果を累積し、行列積の行列要素を
求める累積手段を設けて構成する。更に、上記定数乗算
手段の中で使用される２進数の乗算回路において、入力
信号に対し同時に２個以上の定数を掛ける乗算装置にお
いて、上記２個以上の定数の２進数表記から共通な部分
数値列に関して演算手段を共有化した数値演算手段を構
成する。本発明の有効な実施形態は、離散コサイン変換
（ＤＣＴ）による画像等の符号変換装置に実施する場合
であるが、これに限定されるものではない。
め、本発明では信号の行列と定数の行列との乗算部を、
定数行列で生じる定数の種類の数の複数の定数乗算手段
と、入力信号の行列を上記複数の定数乗算手段の共通の
被乗数とし、上記複数の定数乗算手段の乗算結果から、
行列積の要素を計算するために必要な値を選択する複数
の選択回路と、上記複数の選択回路のそれぞれに対応し
て設けられ上記乗算結果を累積し、行列積の行列要素を
求める累積手段を設けて構成する。更に、上記定数乗算
手段の中で使用される２進数の乗算回路において、入力
信号に対し同時に２個以上の定数を掛ける乗算装置にお
いて、上記２個以上の定数の２進数表記から共通な部分
数値列に関して演算手段を共有化した数値演算手段を構
成する。本発明の有効な実施形態は、離散コサイン変換
（ＤＣＴ）による画像等の符号変換装置に実施する場合
であるが、これに限定されるものではない。
【０００８】
【作用】本発明の行列乗算器では、構成乗算回路の数は
定数行列［Ｃ］の要素Ｃi,jの種類の数で、しかも乗数
である定数は被乗数行列の行（又は列）の入力期間は不
変である。例えば、変換に使用する定数行列［Ｃ］の各
要素Ｃi,j は実際には数式（２）で示されるようにＣ1
からＣ7の７種類と、その負の数７種類、計１４種類に
縮退している。従ってこのＣ1からＣ7の７定数を同一入
力信号に対して同時に掛ける複数の乗算回路を持つ。そ
して、その中から行列積に該当するものを順次選択し、
累積する手段を持つ。 従って、定数行列［Ｃ］の各要
素Ｃi,jの種類が少ないときは、乗算回路の数が少なく
なり、当然装置規模も小型になる。
定数行列［Ｃ］の要素Ｃi,jの種類の数で、しかも乗数
である定数は被乗数行列の行（又は列）の入力期間は不
変である。例えば、変換に使用する定数行列［Ｃ］の各
要素Ｃi,j は実際には数式（２）で示されるようにＣ1
からＣ7の７種類と、その負の数７種類、計１４種類に
縮退している。従ってこのＣ1からＣ7の７定数を同一入
力信号に対して同時に掛ける複数の乗算回路を持つ。そ
して、その中から行列積に該当するものを順次選択し、
累積する手段を持つ。 従って、定数行列［Ｃ］の各要
素Ｃi,jの種類が少ないときは、乗算回路の数が少なく
なり、当然装置規模も小型になる。
【０００９】
【数２】
【００１０】また各定数の２進数表記の中から、共通の
数値列部分を取り出し、その部分の演算手段を共有す
る。各定数を掛ける乗算回路では、入力された信号に１
種類のみの定数を掛ける。変化することのない定数であ
るので、加算器の比較的簡単な組み合わせで実現でき
る。このとき各定数の２進数表記の中から、共通の数値
列部分を予め共通に演算することにより、さらに演算量
を減少させることも可能である。行列演算結果を得るた
めには、それぞれの出力から順に必要なものを選んで累
積すればよい。
数値列部分を取り出し、その部分の演算手段を共有す
る。各定数を掛ける乗算回路では、入力された信号に１
種類のみの定数を掛ける。変化することのない定数であ
るので、加算器の比較的簡単な組み合わせで実現でき
る。このとき各定数の２進数表記の中から、共通の数値
列部分を予め共通に演算することにより、さらに演算量
を減少させることも可能である。行列演算結果を得るた
めには、それぞれの出力から順に必要なものを選んで累
積すればよい。
【００１１】
【実施例】以下図を使用し、本発明の実施例を説明す
る。図４は本発明による行列乗算器の１実施例の構成図
を示す。本実施例は８×８画素からなる画像符号信号を
ＤＣＴ符号変換する回路を構成する。画素が行列の要素
に相当し、 行列の行毎に順次入力される行列演算入力
４１は複数の乗算器４０１−１、４０１−２．．４０１
−７に加えられ、それぞれ定数４２、４３、４４．．．
４８を掛られる。各定数４２、４３、４４．．．４８は
式（２）で示される定数Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ
５、Ｃ６およびＣ７の７種類である。こうして得られた
７種類の乗算器４０１−１、４０１−２．．．４０１−
７の積算値から、式（２）の行列に示される順序に従っ
て、対応するものを行列の行ごと用意された選択器４０
２−１、４０２−２．．．．．４０２−８によって選択
する。このとき各選択器における選択の順序は、選択器
制御部４０５によって発生する選択制御信号４４によっ
て決定される。なお、図面では簡明のため、単一の線４
４で示されているが、実際には個々の選択器４０２−
１、４０２−２．．．．．４０２−８に独立に制御信号
が加えられるように構成されている。次に選択された信
号を累積器４０４に蓄えられた値４５に、加算減算器４
０３で加算あるいは減算する。加算と減算は、掛ける定
数が正か負かによって切り替えられる。
る。図４は本発明による行列乗算器の１実施例の構成図
を示す。本実施例は８×８画素からなる画像符号信号を
ＤＣＴ符号変換する回路を構成する。画素が行列の要素
に相当し、 行列の行毎に順次入力される行列演算入力
４１は複数の乗算器４０１−１、４０１−２．．４０１
−７に加えられ、それぞれ定数４２、４３、４４．．．
４８を掛られる。各定数４２、４３、４４．．．４８は
式（２）で示される定数Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ
５、Ｃ６およびＣ７の７種類である。こうして得られた
７種類の乗算器４０１−１、４０１−２．．．４０１−
７の積算値から、式（２）の行列に示される順序に従っ
て、対応するものを行列の行ごと用意された選択器４０
２−１、４０２−２．．．．．４０２−８によって選択
する。このとき各選択器における選択の順序は、選択器
制御部４０５によって発生する選択制御信号４４によっ
て決定される。なお、図面では簡明のため、単一の線４
４で示されているが、実際には個々の選択器４０２−
１、４０２−２．．．．．４０２−８に独立に制御信号
が加えられるように構成されている。次に選択された信
号を累積器４０４に蓄えられた値４５に、加算減算器４
０３で加算あるいは減算する。加算と減算は、掛ける定
数が正か負かによって切り替えられる。
【００１２】１行について累積が終わった時点で、累積
器４０４には１列分の行列乗算結果が生成される。これ
を選択部４０６で順次取り出して、行列演算出力４６と
して出力する。選択部４０６は従来知られている図２の
選択部と同じ構成で、実際には各累積器４０４−１、４
０４−２．．．４０４−８の値を１行分の演算周期ごと
にレジスタに取り込むと共に、各累積器４０４−１、４
０４−２．．．４０４−８をリセットする。レジスタに
取り込まれた累積値は、一定のタイミングで行列乗算出
力４６として出力される。その間、乗算器４０１−ｉ
(ｉ=１、２、３、４、５、６、７）、選択器４０２−
ｉ、累積器４０４−ｉの部分は、次の入力行列の１行に
ついて前述と同じ動作を繰り返す。
器４０４には１列分の行列乗算結果が生成される。これ
を選択部４０６で順次取り出して、行列演算出力４６と
して出力する。選択部４０６は従来知られている図２の
選択部と同じ構成で、実際には各累積器４０４−１、４
０４−２．．．４０４−８の値を１行分の演算周期ごと
にレジスタに取り込むと共に、各累積器４０４−１、４
０４−２．．．４０４−８をリセットする。レジスタに
取り込まれた累積値は、一定のタイミングで行列乗算出
力４６として出力される。その間、乗算器４０１−ｉ
(ｉ=１、２、３、４、５、６、７）、選択器４０２−
ｉ、累積器４０４−ｉの部分は、次の入力行列の１行に
ついて前述と同じ動作を繰り返す。
【００１３】図５は本発明による行列乗算器の他の実施
例の構成図を示す。ＤＣＴの場合は後半の行列演算、逆
ＤＣＴの場合は前半の行列演算では、各列によって、使
用する定数がさらに限定される。本実施例はこれを利用
して、選択器４０２をさらに簡単化したものである。こ
れによると選択器４０２の数が減少させられる他、それ
ぞれの選択器４０２も単純化が可能である。即ち式(2）
から明らかなように、図４の選択器４０２−１及び４０
２−５は常に定数Ｃ４を乗じたものを選択するため、選
択器及びその制御信号は不要である。又他の選択回路４
０２においても選択数が４か２となり選択制御の回路、
信号が簡単になる。
例の構成図を示す。ＤＣＴの場合は後半の行列演算、逆
ＤＣＴの場合は前半の行列演算では、各列によって、使
用する定数がさらに限定される。本実施例はこれを利用
して、選択器４０２をさらに簡単化したものである。こ
れによると選択器４０２の数が減少させられる他、それ
ぞれの選択器４０２も単純化が可能である。即ち式(2）
から明らかなように、図４の選択器４０２−１及び４０
２−５は常に定数Ｃ４を乗じたものを選択するため、選
択器及びその制御信号は不要である。又他の選択回路４
０２においても選択数が４か２となり選択制御の回路、
信号が簡単になる。
【００１４】図７は前述の本発明の行列乗算器に使用さ
れる乗数乗算器４０１の１実施例の構成をしめす。定数
の掛け算を行う場合、従来は図６の例のように、加算器
の組み合わせで実現していた。図６のように、被乗数入
力６１の２６倍出力６２と４５倍出力６３を計算する場
合、以下の手順で計算する。２６倍は２６の２進数表記
「１１０１０」から、１６倍と８倍と２倍の和であるこ
とが分かるので、これらを加算器６０４と加算器６０５
で足し合わせる。４５倍は同様に３２倍、８倍、４倍と
１倍の和であるのでこれらを加算器６０１、加算器６０
２と加算器６０３で足し合わせる。このとき２のｎ乗倍
については、ｎビットの左シフトであるので、特別な演
算は不要である。従って図のように加算器が５組必要で
あった。
れる乗数乗算器４０１の１実施例の構成をしめす。定数
の掛け算を行う場合、従来は図６の例のように、加算器
の組み合わせで実現していた。図６のように、被乗数入
力６１の２６倍出力６２と４５倍出力６３を計算する場
合、以下の手順で計算する。２６倍は２６の２進数表記
「１１０１０」から、１６倍と８倍と２倍の和であるこ
とが分かるので、これらを加算器６０４と加算器６０５
で足し合わせる。４５倍は同様に３２倍、８倍、４倍と
１倍の和であるのでこれらを加算器６０１、加算器６０
２と加算器６０３で足し合わせる。このとき２のｎ乗倍
については、ｎビットの左シフトであるので、特別な演
算は不要である。従って図のように加算器が５組必要で
あった。
【００１５】これに対し本発明では各定数の２進数表記
から共通な部分を取り出し、その部分の演算手段を共有
する。例えば２６倍と４５倍を同時に計算する場合、２
６の２進数表記「１１０１０」と、４５の２進数表記
「１０１１０１」にはどちらも共通な部分「１０１」を
含んでいる。そこで「１０１」に対応する５倍の計算を
両方に共通に予め計算する。そして２６倍を５倍×２倍
と１６倍の和であると考え、４５倍を５倍×８倍と５倍
の和であると考えると、演算を簡略化できる。即ち被乗
数入力７１の４倍値と被乗数入力７１を加算器７０１で
加算し５倍値を得る。これをさらに２倍した値と被乗数
入力の１６倍値７４を加算器７０２で加算し２６倍出力
７５を得る。同時に５倍値７３とこれを８倍した４０倍
値７６を加算器７０３で加算し４５倍出力７７を得る。
図７の実施例の場合では加算器は３組で済む。これらの
ことは、２６倍や４５倍に限らず、あらゆる場合に応用
できることは明かである。また部分数値列「１０１」
も、他の任意の数値列について同様に、演算の共有化が
可能である。
から共通な部分を取り出し、その部分の演算手段を共有
する。例えば２６倍と４５倍を同時に計算する場合、２
６の２進数表記「１１０１０」と、４５の２進数表記
「１０１１０１」にはどちらも共通な部分「１０１」を
含んでいる。そこで「１０１」に対応する５倍の計算を
両方に共通に予め計算する。そして２６倍を５倍×２倍
と１６倍の和であると考え、４５倍を５倍×８倍と５倍
の和であると考えると、演算を簡略化できる。即ち被乗
数入力７１の４倍値と被乗数入力７１を加算器７０１で
加算し５倍値を得る。これをさらに２倍した値と被乗数
入力の１６倍値７４を加算器７０２で加算し２６倍出力
７５を得る。同時に５倍値７３とこれを８倍した４０倍
値７６を加算器７０３で加算し４５倍出力７７を得る。
図７の実施例の場合では加算器は３組で済む。これらの
ことは、２６倍や４５倍に限らず、あらゆる場合に応用
できることは明かである。また部分数値列「１０１」
も、他の任意の数値列について同様に、演算の共有化が
可能である。
【００１６】上記実施例は主として、行列の要素が８×
８の場合について述べたが、上記実施例に限定されるも
のではない。又画像信号の符号変換装置に特に有効であ
るが用途は限定されるものではない。
８の場合について述べたが、上記実施例に限定されるも
のではない。又画像信号の符号変換装置に特に有効であ
るが用途は限定されるものではない。
【発明の効果】本発明の行列乗算器によれば、行列積の
要素を得る乗算器が、固定定数との乗算器で構成され、
しかも行列の行又は列の要素数と無関係に、定数行列に
表れる定数の種類によって乗算器の数が決定され、少な
くすることができるので、本発明を適用することによ
り、行列乗算器を小型、かつ経済的に実現することがで
きる。特に画像信号の変換符号化装置の実用化、普及に
とっては装置の小型化、経済化が極めて重要であり、発
明の効果は大きい。
要素を得る乗算器が、固定定数との乗算器で構成され、
しかも行列の行又は列の要素数と無関係に、定数行列に
表れる定数の種類によって乗算器の数が決定され、少な
くすることができるので、本発明を適用することによ
り、行列乗算器を小型、かつ経済的に実現することがで
きる。特に画像信号の変換符号化装置の実用化、普及に
とっては装置の小型化、経済化が極めて重要であり、発
明の効果は大きい。
【図１】ＤＣＴ演算装置の一般的構成図である。
【図２】従来の行列乗算器の構成図である。
【図３】従来の乗数値乗算器の構成図である。
【図４】本発明による行列乗算器の１実施例の構成図で
ある。
ある。
【図５】本発明による行列乗算器の他の実施例の構成図
である。
である。
【図６】従来の定数乗算器の構成図である。
【図７】本発明による行列乗算器の実施例に使用される
定数乗算器の構成図である。
定数乗算器の構成図である。
11…ＤＣＴ演算を行う入力行列、12…ＤＣＴ定数行列、
13…ＤＣＴ定数行列で12の転地行列、14…ＤＣＴ結果を
表すＤＣＴ係数行列、101…行列同士の乗算を行う行列
演算部（Ａ）、102…行列演算部（Ａ）の結果を一時蓄
える中間結果蓄積部、103…後半の行列乗算を行う行列
演算部（Ｂ）、104…ＤＣＴ定数を記憶し発生する定数
記憶部、105…104と同様に定数を発生する定数記憶部、 21…行列乗算を行う入力行列、22…行列乗算結果の出
力、23…ＤＣＴ定数行列の１列分、201…数値の乗算
器、202…加算器、203…行列乗算結果の１要素分を蓄積
する累積器、204…乗算結果の各要素を順に取り出す選
択部、205…ＤＣＴ定数行列の各要素を発生する定数発
生部．31…被乗数入力、32…乗数入力、301…加算する
かしないかを選択する選択器、302…加算器、 41…定数行列を乗算される入力行列、42…定数、44…各
乗算結果から該当するものを選ぶための制御信号、45…
乗算結果の行列の各要素、46行列演算出力、401…定数
乗算器、402…各乗算結果から該当するものを選ぶ選択
器、403…加算減算器、404…行列乗算結果の１要素分を
蓄積する累積器、405…定数行列にしたがって選択器と
加算減算器を制御する選択器制御部、406…乗算結果の
各要素を順に取り出す選択部、 61…定数値を掛けられる被乗数入力、62…被乗数を２６
倍した出力、63…被乗数を４５倍した出力、601、602、
603、604、605…加算器、71…定数値を掛けられる被乗
数入力、72…被乗数を４倍した値、73…被乗数を５倍し
た値、74…被乗数を１６倍した値、76…被乗数を４０倍
した値、75…被乗数を２６倍した出力、76…被乗数を４
５倍した出力、701、702、703…加算器。
13…ＤＣＴ定数行列で12の転地行列、14…ＤＣＴ結果を
表すＤＣＴ係数行列、101…行列同士の乗算を行う行列
演算部（Ａ）、102…行列演算部（Ａ）の結果を一時蓄
える中間結果蓄積部、103…後半の行列乗算を行う行列
演算部（Ｂ）、104…ＤＣＴ定数を記憶し発生する定数
記憶部、105…104と同様に定数を発生する定数記憶部、 21…行列乗算を行う入力行列、22…行列乗算結果の出
力、23…ＤＣＴ定数行列の１列分、201…数値の乗算
器、202…加算器、203…行列乗算結果の１要素分を蓄積
する累積器、204…乗算結果の各要素を順に取り出す選
択部、205…ＤＣＴ定数行列の各要素を発生する定数発
生部．31…被乗数入力、32…乗数入力、301…加算する
かしないかを選択する選択器、302…加算器、 41…定数行列を乗算される入力行列、42…定数、44…各
乗算結果から該当するものを選ぶための制御信号、45…
乗算結果の行列の各要素、46行列演算出力、401…定数
乗算器、402…各乗算結果から該当するものを選ぶ選択
器、403…加算減算器、404…行列乗算結果の１要素分を
蓄積する累積器、405…定数行列にしたがって選択器と
加算減算器を制御する選択器制御部、406…乗算結果の
各要素を順に取り出す選択部、 61…定数値を掛けられる被乗数入力、62…被乗数を２６
倍した出力、63…被乗数を４５倍した出力、601、602、
603、604、605…加算器、71…定数値を掛けられる被乗
数入力、72…被乗数を４倍した値、73…被乗数を５倍し
た値、74…被乗数を１６倍した値、76…被乗数を４０倍
した値、75…被乗数を２６倍した出力、76…被乗数を４
５倍した出力、701、702、703…加算器。
Claims (4)
- 【請求項１】被乗数行列の各要素に対応する信号と、定
数行列の乗算を行なう行列乗算器において、 被乗数行列の各要素に対応する信号を共通の入力信号と
し、上記定数行列で生じる定数を上記入力信号に掛ける
複数の定数乗算手段と、上記複数の定数乗算手段の乗算
結果から、行列積の要素を計算するために必要な定数乗
算手段の出力値を選択する複数の選択回路と、上記複数
の選択回路のそれぞれに対応して設けられ上記乗算結果
を累積し、行列積の行列要素を求める累積手段を有する
行列乗算器。 - 【請求項２】上記被乗数行列の各要素に対応する信号が
隣接する複数画素の２次元画像信号であり、上記定数行
列がＤＣＴ定数行列又はＤＣＴ定数行列の転地行列であ
る請求項１記載の行列乗算器を有する画像変換符号化装
置。 - 【請求項３】入力信号に対し同時に２個以上の定数を掛
ける乗算器において、上記２個以上の定数の２進数表記
から共通な部分数値列に関して演算手段を共有化した数
値演算手段を有する乗算器。 - 【請求項４】請求項１又は請求項２の乗数乗算手段が請
求項３記載の乗算装置で構成された行列乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40698490A JP2945487B2 (ja) | 1990-12-26 | 1990-12-26 | 行列乗算器 |
| US06/810,173 US5325215A (en) | 1990-12-26 | 1991-12-19 | Matrix multiplier and picture transforming coder using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40698490A JP2945487B2 (ja) | 1990-12-26 | 1990-12-26 | 行列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05158966A true JPH05158966A (ja) | 1993-06-25 |
| JP2945487B2 JP2945487B2 (ja) | 1999-09-06 |
Family
ID=18516605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40698490A Expired - Fee Related JP2945487B2 (ja) | 1990-12-26 | 1990-12-26 | 行列乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5325215A (ja) |
| JP (1) | JP2945487B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0765083A1 (en) | 1991-07-15 | 1997-03-26 | Hitachi, Ltd. | Teleconference terminal equipment |
| EP0778704A2 (en) | 1991-07-15 | 1997-06-11 | Hitachi, Ltd. | Teleconference module |
| KR100416250B1 (ko) * | 2001-02-05 | 2004-01-24 | 삼성전자주식회사 | 시분할 방식의 행렬연산기 |
| JP2009519628A (ja) * | 2005-12-08 | 2009-05-14 | 香港中文大学 | ビデオ信号の符号化係数を変換する装置および方法 |
| JP2022519314A (ja) * | 2019-10-15 | 2022-03-22 | バイドゥ オンライン ネットワーク テクノロジー（ペキン） カンパニー リミテッド | 畳み込み演算のための装置及び方法 |
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-
1990
- 1990-12-26 JP JP40698490A patent/JP2945487B2/ja not_active Expired - Fee Related
-
1991
- 1991-12-19 US US06/810,173 patent/US5325215A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5325215A (en) | 1994-06-28 |
| JP2945487B2 (ja) | 1999-09-06 |
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|---|---|---|---|
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