CN101180622A - 矩阵运算装置 - Google Patents

矩阵运算装置 Download PDF

Info

Publication number
CN101180622A
CN101180622A CNA2006800181566A CN200680018156A CN101180622A CN 101180622 A CN101180622 A CN 101180622A CN A2006800181566 A CNA2006800181566 A CN A2006800181566A CN 200680018156 A CN200680018156 A CN 200680018156A CN 101180622 A CN101180622 A CN 101180622A
Authority
CN
China
Prior art keywords
displacement
circuit
mentioned
operating device
correcting process
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006800181566A
Other languages
English (en)
Inventor
多田俊树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101180622A publication Critical patent/CN101180622A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G06F7/49942—Significance control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Data Mining & Analysis (AREA)
  • Algebra (AREA)
  • Databases & Information Systems (AREA)
  • Software Systems (AREA)
  • Complex Calculations (AREA)

Abstract

本发明提供一种矩阵运算装置，具备：用对加权系数组(202a)进行2的k201次方倍后经过整数化的k201次方倍加权系数组(202b)，对输入进行加权的k201次方加权乘法电路(202)；对k201次方加权乘法电路(202)的乘法运算结果，用k202位移进行位移乘法运算处理的k202位移乘法电路(206)；对k202位移乘法电路(206)的乘法运算结果，进行修正处理值的加法运算处理的修正处理电路(207)；对修正处理电路(207)的运算结果进行四舍五入处理的四舍五入处理电路(204)；对四舍五入处理电路(204)的运算结果，用n位移(设n＝k201+k202)进行位移除法运算处理的n位移除法电路(205)，在能够减少运算量并削减电路规模的同时，能够谋求运算精度提高。

Description

矩阵运算装置
技术领域
本发明涉及矩阵运算装置，特别涉及在映像信号处理等的图像变换中使用的运算装置。
背景技术
近年，大多使用采用离散余弦变换(DCT)/反离散余弦变换(IDCT)等的图像的频率间隔剔除技术。通过实现这种图像间隔剔除，可以减少在图像变换等中需要的一次存储装置(存储器)等。
图1是表示以往的矩阵运算装置的结构的框图，图2是表示以往的矩阵运算装置的详细结构的结构图。
在图1、图2中，101是来自外部的输入，102是加权乘法电路，103是加法电路，104是四舍五入处理电路，105是n位移除法电路。
在以往的矩阵运算装置的结构中，对于针对多个输入101的在加权乘法电路中的加权系数组102a，对其全部的系数进行特定的次方数倍(2的n次方)，在扩展该系数直到能够充分确保运算精度的值后，通过将其整数化实现加权系数组102b，对各个输入101使用在该加权系数组102b中的系数，用加权乘法电路102进行加权乘法运算，用加法电路103将加权乘法电路102的运算结果相加。该加法电路103的输出在用四舍五入处理电路104进行了四舍五入处理后，通过用位移除法电路105对为了确保运算精度而将加权系数组102a进行次方数倍后的扩大量进行位移除法运算，实现用原本的加权系数组102a运算的加权运算。为了进行该运算，例如通过进行采用专利文献1的矩阵运算电路的简化、采用专利文献2的累积加法电路的减少等，实现了通过运算装置的电路简化带来的电路规模的减少等。
专利文献1：特开平5-158966号公报
专利文献2：特开平10-91615号公报
在以往的结构中，在以离散余弦变换/反离散余弦变换等为代表的矩阵运算中，为了充分确保运算精度，对原本的变换矩阵系数进行2的n次方倍而扩大到充分大的系数来进行矩阵运算。但是在以往的结构中，在需要精度非常高的运算的矩阵运算中，因为通过相乘非常大的值来实现变换矩阵系数，所以用变换矩阵系数运算的运算结果也非常大，在电路实现上乘法电路等增大，整体的电路规模变大。特别是在为了间隔剔除高频成分而实现的下采样(down-sampling)以及上采样(up-sampling)等的系统中，在矩阵运算的系数间有大的差异的情况下，特定的乘法运算值变得非常大，整体的电路规模增大。此外，由于乘法电路增大，因而为了满足用于实现电路的定时制约等，具有一次保持电路(FF)等，成为电路进一步增加的原因。
发明内容
本发明就是为了解决上述以往的问题而提出的，其目的在于得到在减少乘法电路的电路规模的同时，能够实现比以往精度更高的运算结果的矩阵运算装置。
此外，其目的在于得到可以减少用于定时制约的一次保持电路(FF)的矩阵运算装置。
为了解决上述课题，本发明的矩阵运算装置通过不将矩阵运算系数扩大到非常大的系数而进行运算，在减少运算量并减少乘法电路等的电路规模的同时，通过将乘法运算结果和修正系数相加，实现运算精度提高。
采用本发明的方案1的矩阵运算装置，对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数，该矩阵运算装置的特征在于，具备：用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；对上述k1次方加权乘法电路的乘法运算结果，用k2位移进行位移乘法运算处理的k2位移乘法电路；对上述k2位移乘法电路的乘法运算结果，进行使用修正系数组运算后的修正处理值的加法运算处理的修正处理电路；对上述修正处理电路的运算结果进行四舍五入处理的四舍五入处理电路；以及对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的k位移除法电路，其中设k＝k1+k2。
采用本发明的方案2的矩阵运算装置的特征在于：在方案1所述的矩阵运算装置中，上述修正系数组是修正下面两个结果之差的系数组：对上述输入用上述k1次方倍加权系数组进行加权，并进行了上述k2位移乘法运算的结果、用对上述加权系数组进行2的k次方倍的系数对上述输入进行了加权的结果。
采用本发明的方案3的矩阵运算装置的特征在于：在方案1所述的矩阵运算装置中，根据上述修正处理电路的运算结果的精度的容许范围，使用最佳的修正系数组。
采用本发明的方案4的矩阵运算装置，对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数，该矩阵运算装置的特征在于，具备：用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；对上述k1次方加权乘法电路的运算结果，进行使用第1修正系数组运算后的第1修正处理值的加法运算处理的第1修正处理电路；对上述第1修正处理电路的运算结果，用k2位移进行位移乘法运算处理的k2位移乘法电路；对上述k2位移乘法电路的运算结果，进行使用第2修正系数组运算后的第2修正处理值的加法运算处理的第2修正处理电路；对上述第2修正处理电路的运算结果，进行四舍五入处理的四舍五入处理电路；以及对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的k位移除法电路，其中设k＝k1+k2。
采用本发明的方案5的矩阵运算装置，对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数，该矩阵运算装置的特征在于，具备：用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；对上述k1次方加权乘法电路的乘法运算结果，用k2位移进行位移乘法运算处理的k2位移乘法电路；对上述k2位移乘法电路的乘法运算结果，进行使用第1修正系数组运算后的第1修正处理值的加法运算处理的第1修正处理电路；对上述第1修正处理电路的运算结果，用k3位移进行位移乘法运算处理的k3位移乘法电路；对上述k3位移乘法电路的乘法运算结果，进行使用第2修正系数组运算后的第2修正处理值的加法运算处理的第2修正处理电路；对上述第2修正处理电路的运算结果，进行四舍五入处理的四舍五入处理电路；以及对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的k位移除法电路，其中设k＝k1+k2+k3。
采用本发明的方案6的矩阵运算装置，对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数，该矩阵运算装置的特征在于，具备：用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；对上述k1次方加权乘法电路的乘法运算结果，用s位移进行位移乘法运算处理的n-1个s位移乘法电路，其中设s＝k2、k3、......、kn；对上述s位移乘法电路的乘法运算结果，进行使用第t修正系数组运算后的第t修正处理值的加法运算处理的n-1个第t修正处理电路，其中设t＝1，2，...，n-1、在s＝kn时设t＝n-1；对上述第n-1修正处理电路的运算结果，进行四舍五入处理的四舍五入处理电路；以及对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的k位移除法电路，其中设k＝k1+k2+...+kn。
采用本发明的方案7的矩阵运算装置的特征在于：具备n级的方案1、4、5、6任一项所述的矩阵运算装置，上述第1至第n矩阵运算装置对于在该各矩阵运算装置的全部中作为相同的值输入的输入矩阵值，分别用加权系数组的第1至第n列的系数值进行加权，在各矩阵运算装置中，加权的次方倍、位移乘法运算的位移值和位移除法运算的位移值取基于上述系数值的可变的值，输出用上述各矩阵运算装置的各输出值组成的矩阵输出值。
采用本发明的方案8的矩阵运算装置，对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数，该矩阵运算装置的特征在于，具备：用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；对上述k1次方加权乘法电路的乘法运算结果，用k2位移进行位移乘法运算处理的k2位移乘法电路；用对上述加权系数组进行2的k3次方倍后经过整数化的k3次方倍加权系数组，对上述输入进行加权的k3次方加权乘法电路；对上述k3次方加权乘法电路的乘法运算结果，使用k4位移进行位移乘法运算处理的k4位移乘法电路；对上述k2位移乘法电路的乘法运算结果、上述k4位移乘法电路的乘法运算结果，分别进行使用修正系数组运算后的修正处理值的加法运算处理的修正处理电路；对上述修正处理电路的运算结果，进行四舍五入处理的四舍五入处理电路；以及对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的位移除法电路，其中设k＝k1+k2＝k3+k4。
采用本发明的方案9的矩阵运算装置的特征在于：在方案6所述的矩阵运算装置中，根据上述第t修正处理电路的运算结果精度的容许范围，使用最佳的修正系数组，其中设t＝1、2、...、n-1。
采用本发明的方案10的矩阵运算装置的特征在于：在方案8所述的矩阵运算装置中，根据上述修正处理电路的运算结果精度的容许范围，使用最佳的修正系数组。
采用本发明的方案11的矩阵运算装置的特征在于：在方案7所述的矩阵运算装置中，上述第1至第n矩阵运算装置分别具备根据加权系数组的系数值决定了的数的位移乘法电路和修正处理电路。
采用本发明的方案12的矩阵运算装置的特征在于：在方案1、4、5、6、8中任一项所述的矩阵运算装置中，在经过整数化的加权系数组的乘法运算系数中，最小的乘法运算系数和其他的乘法运算系数的差比规定的值大且修正处理的运算结果大的情况下，对于位移乘法电路的运算结果，不进行修正处理值的加法运算处理，而进行位移除法运算处理。
采用本发明的方案13的矩阵运算装置的特征在于：在方案1、4、5、6、8中任一项所述的矩阵运算装置中，对修正处理电路的修正处理值不进行四舍五入处理而进行位移除法运算处理。
采用本发明的方案14的矩阵运算装置的特征在于：在方案1所述的矩阵运算装置中，使用由在矩阵内具有大的幅度的矩阵系数表示的加权系数组进行运算，用半导体运算装置处理经过运算的数据。
采用本发明的方案15的矩阵运算装置的特征在于：在方案1所述的矩阵运算装置中，上述加权系数组是在为了间隔剔除高频成分而实现的下解码(down decode)系统中使用的加权系数组。
采用本发明的方案16的矩阵运算装置的特征在于：在方案1所述的矩阵运算装置中，上述加权系数组用在矩阵内具有大的幅度的行列式表示。
根据本发明，在对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数的矩阵运算装置中，具备：用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；对上述k1次方加权乘法电路的乘法运算结果，用k2位移进行位移乘法运算处理的k2位移乘法电路；对上述k2位移乘法电路的乘法运算结果，进行使用修正系数组运算后的修正处理值的加法运算处理的修正处理电路；对上述修正处理电路的运算结果进行四舍五入处理的四舍五入处理电路；以及对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的k位移除法电路，其中设k＝k1+k2，所以，通过加法运算修正处理值，不需要以往必需的对原本的加权系数的大幅度的系数上升，在乘法器中也可以实现简单的位移运算，作为运算电路整体，能够实现大幅度的电路减少，相对以往的运算电路规模中的运算精度可实现大幅度的精度提高。此外，通过减小运算电路规模，能够容易实现定时等的改善，可以减少暂时保持电路用延迟元件等，防止定时问题中的运算电路规模的增大。
根据本发明的方案1的矩阵运算装置，在对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数的矩阵运算装置中，具备：用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；对上述k1次方加权乘法电路的乘法运算结果，用k2位移进行位移乘法运算处理的k2位移乘法电路；对上述k2位移乘法电路的乘法运算结果，进行使用修正系数组运算后的修正处理值的加法运算处理的修正处理电路；对上述修正处理电路的运算结果进行四舍五入处理的四舍五入处理电路；以及对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的k位移除法电路，其中设k＝k1+k2，所以，能够减小整体的电路规模，此外能够提高运算精度。此外，能够减少以往因为乘法电路变大而必需的用于改善运算处理速度的暂时保持电路。
根据本发明的方案2的矩阵运算装置，在方案1所述的矩阵运算装置中，上述修正系数组是修正下面两个结果之差的系数组：对上述输入用上述k1次方倍加权系数组进行加权，并进行了上述k2位移乘法运算的结果、用对上述加权系数组进行2的k次方倍的系数对上述输入进行了加权的结果，所以，能够进行修正处理，使得运算结果的精度增高。
根据本发明的方案3的矩阵运算装置，在方案1所述的矩阵运算装置中，根据上述修正处理电路的运算结果的精度的容许范围，使用最佳的修正系数组，所以，最终能够使用符合需要的运算精度的修正系数组进行修正处理。
根据本发明的方案4的矩阵运算装置，在对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数的矩阵运算装置中，具备：用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；对上述k1次方加权乘法电路的运算结果，进行使用第1修正系数组运算后的第1修正处理值的加法运算处理的第1修正处理电路；对上述第1修正处理电路的运算结果，用k2位移进行位移乘法运算处理的k2位移乘法电路；对上述k2位移乘法电路的运算结果，进行使用第2修正系数组运算后的第2修正处理值的加法运算处理的第2修正处理电路；对上述第2修正处理电路的运算结果，进行四舍五入处理的四舍五入处理电路；以及对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的k位移除法电路，其中设k＝k1+k2，所以，通过在进行位移乘法运算处理前用第1修正处理电路进行修正处理，在位移乘法运算处理后用第2修正处理电路再次进行修正处理，来使修正处理的运算结果减小，能够减小第1、第2修正处理电路的电路规模，能够减小装置整体的电路规模。
根据本发明的方案5的矩阵运算装置，在对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数的矩阵运算装置中，具备：用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；对上述k1次方加权乘法电路的乘法运算结果，用k2位移进行位移乘法运算处理的k2位移乘法电路；对上述k2位移乘法电路的乘法运算结果，进行使用第1修正系数组运算后的第1修正处理值的加法运算处理的第1修正处理电路；对上述第1修正处理电路的运算结果，用k3位移进行位移乘法运算处理的k3位移乘法电路；对上述k3位移乘法电路的乘法运算结果，进行使用第2修正系数组运算后的第2修正处理值的加法运算处理的第2修正处理电路；对上述第2修正处理电路的运算结果，进行四舍五入处理的四舍五入处理电路；以及对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的k位移除法电路，其中设k＝k1+k2+k3，所以，例如在加权系数组的系数值中有差异时，或者系数值小时，也分两次对第1位移乘法电路的运算结果进行第1修正处理，对第2位移乘法电路的乘法运算结果进行第2修正处理，来进行位移乘法运算，以及进行该运算结果的修正处理，所以进行修正处理的运算结果变小，能够减小第1、第2修正处理电路，能够减小装置整体的电路规模。
根据本发明的方案6的矩阵运算装置，在对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数的矩阵运算装置中，具备：用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；对上述k1次方加权乘法电路的乘法运算结果，用s位移进行位移乘法运算处理的n-1个s位移乘法电路，其中设s＝k2、k3、......、kn；对上述s位移乘法电路的乘法运算结果，进行使用第t修正系数组运算后的第t修正处理值的加法运算处理的n-1个第t修正处理电路，其中设t＝1，2，...，n-1、在s＝kn时设t＝n-1；对上述第n-1修正处理电路的运算结果，进行四舍五入处理的四舍五入处理电路；以及对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的k位移除法电路，其中设k＝k1+k2+...+kn，所以，能够减小考虑了在加权乘法运算处理中的最大运算结果的情况下的运算位幅度，能够减小位移乘法电路，以及修正处理电路的规模。
根据本发明的方案7的矩阵运算装置，具备n级的方案1、4、5、6中任一项所述的矩阵运算装置，上述第1至第n矩阵运算装置对于在该各矩阵运算装置的全部中作为相同的值输入的输入矩阵值，分别用加权系数组的第1至第n列的系数值进行加权，在各矩阵运算装置中，加权的次方倍、位移乘法运算的位移值和位移除法运算的位移值取基于上述系数值的可变的值，输出用上述各矩阵运算装置的各输出值组成的矩阵输出值，所以，根据加权系数组的系数值，能够在多个矩阵运算装置中增大特定的矩阵运算装置的乘法电路等的电路规模，减小其他的矩阵运算装置的乘法电路等的电路规模，由此能够减小整体的电路规模。
根据本发明的方案8的矩阵运算装置，在对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数的矩阵运算装置中，具备：用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；对上述k1次方加权乘法电路的乘法运算结果，用k2位移进行位移乘法运算处理的k2位移乘法电路；用对上述加权系数组进行2的k3次方倍后经过整数化的k3次方倍加权系数组，对上述输入进行加权的k3次方加权乘法电路；对上述k3次方加权乘法电路的乘法运算结果，使用k4位移进行位移乘法运算处理的k4位移乘法电路；对上述k2位移乘法电路的乘法运算结果、上述k4位移乘法电路的乘法运算结果，分别进行使用修正系数组运算的修正处理值的加法运算处理的修正处理电路；对上述修正处理电路的运算结果，进行四舍五入处理的四舍五入处理电路；以及对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的位移除法电路，其中设k＝k1+k2＝k3+k4，所以，例如在权重系数组的值大时，通过减小权重乘法运算的数并增大位移的数，能够减小整体的电路规模。
根据本发明的方案9的矩阵运算装置，在方案6所述的矩阵运算装置中，根据上述第t修正处理电路的运算结果精度的容许范围，使用最佳的修正系数组，其中设t＝1、2、...、n-1，所以最终能够使用适合于需要的运算精度的修正系数组进行修正处理。
根据本发明的方案10的矩阵运算装置，在方案8所述的矩阵运算装置中，根据上述修正处理电路的运算结果精度的容许范围，使用最佳的修正系数组，所以最终能够使用适合于需要的运算精度的修正处理组进行修正处理。
根据本发明的方案11的矩阵运算装置，在方案7所述的矩阵运算装置中，上述第1至第n矩阵运算装置分别具备根据加权系数组的系数值决定了的数的位移乘法电路和修正处理电路，所以，能够用适宜数量的位移乘法电路以及修正处理电路进行修正系数的乘法运算以及位移运算，使得对加权系数组的运算结果的理想值、修正系数以及位移乘法运算的运算结果的差成为整数值或者接近它的形式的值，只用位移就能够实现的系数。
根据本发明的方案12的矩阵运算装置，在方案1、4、5、6、8中任一项所述的矩阵运算装置中，在经过整数化的加权系数组的乘法运算系数中，最小的乘法运算系数和其他的乘法运算系数的差比规定的值大且修正处理的运算结果大的情况下，对于位移乘法电路的运算结果，不进行修正处理值的加法运算处理，而进行位移除法运算处理，所以与进行了修正处理值的加法运算处理的情况相比能够减小整体的运算量。
根据本发明的方案13的矩阵运算装置，在方案1、4、5、6、8中任一项所述的矩阵运算装置中，对修正处理电路的修正处理值不进行四舍五入处理而进行位移除法运算处理，所以与为了保持上述加权系数组的对称性而进行四舍五入处理的情况相比，能够减小整体的运算量。
根据本发明的方案14的矩阵运算装置，在方案1所述的矩阵运算装置中，使用由在矩阵内具有大的幅度的矩阵系数表示的加权系数组进行运算，用半导体运算装置处理经过运算的数据，因此与使用了以往的矩阵运算装置的情况相比矩阵运算装置的运算结果不大，所以，能够减少保持上述运算结果的半导体运算装置的暂时保持存储器的容量。
根据本发明的方案15的矩阵运算装置，在方案1所述的矩阵运算装置中，上述加权系数组是在为了间隔剔除高频成分而实现的下解码系统中使用的加权系数组，所以，即使因为在下采样以及上采样等的系统中在矩阵运算的系数之间有大的差异，所以在加权乘法处理中特定的乘法运算值变得非常大的情况下，与以往的矩阵运算装置相比能够减小乘法电路等的电路规模，并能够减少整体的电路规模。
根据本发明的方案16的矩阵运算装置，在方案1所述的矩阵运算装置中，上述加权系数组用具有大的幅度的行列式表示，所以，即使在加权乘法电路中的加权系数组的矩阵运算的系数之间有大的差异，在加权乘法运算处理中特定的乘法运算值变得非常大的情况下，与以往的矩阵运算装置相比能够减小乘法电路等的电路规模，并能够减少整体的电路规模。
附图说明
图1是以往的矩阵运算装置的结构的框图。
图2是表示以往的矩阵运算装置的详细结构的结构图。
图3是表示本发明的实施方式1的矩阵运算装置的一例的结构框图。
图4是表示本发明的实施方式1的矩阵运算装置的一例的详细结构的结构图。
图5是表示本发明的实施方式1的矩阵运算装置的另一例的结构框图。
图6是表示本发明的实施方式1的矩阵运算装置的另一例的详细结构的结构图。
图7是表示本发明的实施方式1的矩阵运算装置的另一例的结构框图。
图8是表示本发明的实施方式1的矩阵运算装置的另一例的详细结构的结构图。
图9是表示本发明的实施方式1的矩阵运算装置的另一例的结构框图。
图10是表示本发明的实施方式1的矩阵运算装置的另一例的详细结构的结构图。
图11是表示本发明的实施方式1的矩阵运算装置的另一例的详细结构的结构图。
图12是表示本发明的实施方式2的矩阵运算装置的一例的结构框图。
图13是表示本发明的实施方式2的矩阵运算装置的一例的详细结构的结构图。
图14是表示具有本发明的实施方式1的矩阵运算装置的半导体运算装置的一例的框图。
(符号说明)
101：输入
102：加权乘法电路
102a：加权乘法电路102的加权系数组
102b：在硬件化时使102a的加权系数组成为2n倍并整数化后的加权系数组
103：加法电路
104：四舍五入处理电路
105：n位移除法电路
202：k201次方加权乘法电路
202a：对输入101进行加权的加权系数组
202b：使202a成为2k201倍，并整数化后的加权系数组
203：加法电路
204：四舍五入处理电路
205：n位移除法电路
206：k202位移乘法电路
207：修正处理电路
210：第1修正处理电路
220：第2修正处理电路
230：k203位移乘法电路
240：kn位移乘法电路
250：第n-1修正处理电路
302b：使102a的上位一侧(C00～C30)成为2k303倍并整数化，使下位一侧(C40～C70)成为2k304倍并整数化后的加权系数组
303：k303次方加权乘法电路
304：k304次方加权乘法电路
305：第1加法电路
305a：第1加法电路305的运算结果
306：第2加法电路
306a：第2加法电路306的运算结果
307：k307位移乘法电路。在此k303+k307＝k304+k308成立
307a：k307位移乘法电路307的运算结果
308：k308位移乘法电路。在此k303+k307＝k304+k308成立
308a：k308位移乘法电路308的运算结果
309：在k307位移乘法电路的运算结果和k308位移乘法电路的运算结果上加上修正处理值的修正处理电路
309a：修正处理电路309的运算结果
310：n位移除法电路。在此，n＝k303+k307＝k304+k308成立
310a：n位移除法电路310的运算结果
311：四舍五入处理电路
401：可变长解码器
402：反量化器
403：反DCT变换部
404：动作补偿部
405：矩阵运算电路
406：暂时保持存储器
407：加法器
600：矩阵运算装置
具体实施方式
(实施方式1)
图3是本发明的实施方式1的矩阵运算装置的结构框图，图4是本发明的实施方式1的矩阵运算装置的结构图。
在图3、4中，101是输入，202是k201次方加权乘法电路，203是加法电路，204是四舍五入处理电路，205是n位移除法电路，206是k202位移乘法电路，207是修正处理电路。此外，202b是使加权系数组202a成为2的k201次方倍，并通过四舍五入而整数化后的k201次方倍加权系数组。
在图3、4中，将输入101设为8输入，将加权系数组202a以及k201加权系数组202b设为8行1列的矩阵。对于在图3中记载的系数，当设k201＝6、k202＝4，设n＝k201+k202＝10，设输入101＝[180  219121  63  198  105  195  109]、加权系数组102a＝[0.366 0.3160.476 0.687 0.41 0.524 0.639 0.29]的情况下，通过计算出k201次方倍加权系数组202b＝[int(23.42)  int(20.25)  int(30.48)  int(44)  int(26.25)  int(33.52)  int(40.91)  int(18.57)]＝[2320 30 44 26 34 41  19](在此设int(x)是通过对x的小数点第一位的值进行四舍五入而整数化的函数)，能够运算为加法电路后的运算结果＝180×23+219×20+121×30+63×44+198×26+105×34+195×41+109×19＝33706。通过4位移乘法运算使该运算结果成为16倍，变成4位移乘法运算＝539296。
在此研究在修正处理电路207中的修正处理值，通过作为使加权系数组202a直接成为2的10次方倍时的加权系数组＝[374.69 323.97487.66 703.93 420.03 536.37 654.62 297.1]能够运算理想值，并且通过计算出在k202位移乘法电路206中对k201加权系数组202b＝[23  20 30 44  26 34 41  19]进行4位移乘法运算而实现的加权系数组＝[368 320 480 704 416 544 656 304]，能够计算出差分系数＝[6.69  3.97  7.66  -0.07 4.03  -7.63  -1.38-6.9]。虽然将该差分系数作为修正系数相加，但为了作为修正差分系数与采用以往的方法的运算方法相比实现高精度，需要相加与使加权系数组202a直接成为2的10次方倍时的加权系数组＝[374.69  323.97487.66 703.93 420.03 536.37 654.62 297.1]、进行了其整数化的系数组＝[375  324 488  704 420  536  655  297]的差分系数＝[-0.31  -0.03  -0.34  -0.07 0.03 0.37  -0.38  0.1]相比差更小的修正系数。
因此，在补偿处理电路207中，通过对差分系数＝[6.69  3.977.66  -0.07 4.03  -7.63  -1.38  -6.9]作为修正系数＝[4+2+1/2  48-1/4  0  4  -8  -1  -8+1]＝[6.5  4  7.75  0  4  -8  -1  -7]相加只用位移运算能够实现的修正系数而进行修正。由此，在修正处理电路207中的修正处理值分别用修正处理值＝[{(180＜＜2)+(180＜＜1)+(180＞＞1)}(219＜＜2){(121＜＜3)-(121＞＞2)}0(198＜＜2)-(105＜＜3)-195{-(109＜＜3)+109}]计算。在此，y＜＜n表示使数值y向左n位移，y＞＞n表示使数值y向右n位移。通过将该结果相加，进行[720+360+90 876 969-30 0  792-840  -195-872+109]＝[1170 876  938  0  792  -840  -195  -763]的加法运算，能够计算出539296+1170+876+938+792-840-195-763＝541274。以往的矩阵运算装置中的乘法运算结果成为180×375+219×324+121×488+63×704+198×420+105×536+195×655+109×297＝541394，未进行整数化而相乘时的期望值成为期望值＝180×374.69+219×323.97+121×487.66+63×703.93+198×420.03+105×536.37+195×654.62+109×297.1＝541267.67。在此，如果对该期望值、由以往的矩阵运算装置产生的乘法运算结果以及由本发明的矩阵运算装置产生的乘法运算结果进行比较，则本发明与以往相比能够确保同等及以上的运算精度。此外，通过具备k201加权乘法电路202和k202位移乘法电路206，在能够减小最初的乘法运算的乘法运算系数并能够减小乘法电路的同时，能够减小在考虑到最大运算结果时的矩阵运算装置的各电路的运算位幅度，所以能够实现大幅度的电路减少。
而且，关于修正处理电路中的修正系数，根据修正处理电路的运算结果的精度的容许范围选择最佳的修正系数组。
图14是表示具有本发明的实施方式1的矩阵运算装置的半导体运算装置的一例的框图。
在图14中，401是可变长解码器，402是反量化器，403是反DCT变换部，404是运动补偿部，405是矩阵运算电路，406是暂时保持存储器，407是加法器。
通过将来自外部的经过编码的运动图像数据输入到可变长解码器401中，在可变长解码器401中解码，在反量化器402中进行反量化，在反DCT变换部403中进行反DCT变换而得到差分像素数据。
加法器407将差分图像数据和从暂时保持存储器406中读出的图像数据相加，生成再生运动图像数据。在解码的图像是运动补偿块的情况下，在运动补偿部404中，从暂时保持存储器406中读出在运动补偿中需要的块并进行图像复原。经过复原的图像在矩阵运算电路405中进行矩阵运算而进行数据变换，将变换后的数据输入到暂时保持存储器406中。此外，将暂时保持存储器406的数据输入到矩阵运算电路405中，在矩阵运算电路405中进行数据变换，将变换后的数据输入到运动补偿部404中，进行运动补偿处理。
而且，如图5、6所示，可以在图3所示的矩阵运算装置的加法电路203和k202位移乘法电路206之间配备第1修正处理电路210，在k202位移乘法电路206后配备第2修正处理电路220。在修正处理电路中，在理想值和通过位移运算得到的加权系数组的差分大时，在由k202位移乘法电路206进行位移运算之前，用第1修正处理电路210进行一次修正，对该值进行位移乘法运算并再次用第2修正处理电路220进行修正，由此在第2修正处理电路220中，使理想值和通过位移运算得到的加权系数组的差分减小，能够减小修正处理电路的规模。
此外，如图7、8所示，也可以在图3所示的矩阵运算装置的加法电路203和四舍五入电路204之间配备k202位移乘法电路206、第1修正处理电路210、k203位移乘法电路230、第2修正处理电路220。通过配备2个位移乘法电路，因为能够减小考虑到最大运算结果时的修正处理电路的运算位幅度，所以能够减小修正处理电路的规模。
此外，也可以将位移运算电路和修正处理电路分别分成2个以上，例如将对上述加权系数组实施的2的k次方倍分成2的k1次方倍、2的k2次方倍、2的kn次方倍这样的n(设n是2以上的整数，n＝k1+k2+...+kn)阶段的乘法运算倍，分别配备n-1个s位移乘法电路(设s＝k2，k3，...，kn)，以及第t修正处理电路(设t＝1，2，...，n-1)。例如，如图9、10所示，能够采用这样的结构，在加法电路203和四舍五入处理电路204之间配备：k202位移乘法电路206、第1修正处理电路210、k203位移乘法电路230、第2修正处理电路220、kn位移乘法电路240，以及第n-1修正处理电路250。由此，因为能够减小考虑了最大运算结果时的矩阵运算装置的运算位幅度，所以能够减小位移乘法电路以及修正处理电路的规模。
此外，在本实施方式1中，说明了输入为8输入，加权系数组为8行1列的矩阵的情况，但是例如如图11所示，也可以在输入为4输入，加权系数组为4行4列的矩阵的情况下，矩阵运算装置600具备4级例如图3所示那样的具有加权乘法电路、加法电路、位移乘法电路、修正处理电路、四舍五入处理电路、以及位移除法电路的矩阵运算装置，上述第1至第4矩阵运算装置对于在该各矩阵运算装置的全部中作为相同的值输入的输入矩阵值，分别用加权系数组的第1至第4列的系数值进行加权，在各矩阵运算装置中，加权的次方倍、位移乘法运算的位移值和位移除法运算的位移值取基于上述系数值的可变的值，输出由上述各矩阵运算装置的各输出值组成的矩阵输出值。在此，在矩阵运算装置600具备的4级的矩阵运算装置中，在第1级的矩阵运算元件中，用在使加权系数组的第1列的系数值成为2的k11次方倍后经过整数化的加权系数组，对第1级的矩阵运算元件的输入进行加权，对加权乘法运算处理的乘法运算结果，用k12位移进行位移乘法运算处理，对位移乘法运算处理的乘法运算结果进行使用修正系数组运算后的修正处理值的加法运算处理，对修正处理值的加法运算处理的运算结果，进行四舍五入处理，对四舍五入处理的运算结果，用k1位移(设k1＝k11+k12)进行位移除法运算处理。此外，在第2、3、4级的各矩阵运算装置中，也用在分别使加权系数组的第2、3、4列的系数值成为2的k21、k31、k41次方倍后经过整数化的加权系数组，对第2、3、4级的矩阵运算装置的输入进行加权，对加权乘法运算处理的乘法运算结果用k22、k32、k42位移进行位移乘法运算处理，对位移乘法运算处理的乘法运算结果，进行使用修正系数组运算后的修正处理值的加法运算处理，对修正处理值的加法运算处理的运算结果，进行四舍五入处理，对四舍五入处理的运算结果，用k2、k3、k4位移(设k2＝k21+k22，k3＝k31+k32，k4＝k41+k42)进行位移除法运算处理。通过采用这种结构，在4级的矩阵运算装置中，只使特定的矩阵运算装置扩大电路规模，其他的矩阵运算装置能够减小电路规模，由此，能够减小整体的电路规模。
而且，上述多个矩阵运算装置并不限于4级，也可以配备n级，此外，在多个矩阵运算装置中，也可以配备分别不同数量的位移乘法电路，以及修正处理电路。此时，在多个矩阵运算装置中，通过配备根据加权系数组的值决定了的数量的位移乘法电路和修正处理电路，可以以使对加权系数组的运算结果的理想值、修正系数以及位移乘法运算得到的运算结果的差成为整数值或者接近它的形式的值(2倍，1倍，1/2倍等只用位移能够实现的系数)的方式，根据加权系数组的值调整修正处理电路和位移乘法电路的数而进行修正系数的乘法运算以及位移运算。
此外，在经过整数化的加权系数组中，当最小乘法运算系数和其他的乘法运算系数的差比规定的值大且修正处理的运算结果大的情况下，对于位移乘法电路的运算结果，可以不进行修正处理值的加法运算处理而进行位移除法运算处理。
此外，当上述加权系数组202a不是对称性构造的情况下，可以不对修正处理电路的修正处理值进行四舍五入处理。
此外，作为加权系数组，例如，能够使用在为了进行高频成分的间隔剔除而实现的下采样以及上采样等的下解码系统中使用的加权系数组。此外，加权系数组在矩阵内用具有大的幅度的行列式表示。
这样，根据本实施方式1，在对于8输入用加权系数组202a进行加权运算的矩阵运算装置中，具备：用在使上述加权系数组202a成为2的k201次方倍后经过整数化的k201次方倍加权系数组202b，对输入进行加权的k201次方加权乘法电路202；对上述k201次方加权乘法电路202的乘法运算结果，用k202位移进行位移乘法运算处理的k202位移乘法电路206；对上述k202位移乘法电路206的乘法运算结果，进行使用修正系数组运算后的修正处理值的加法运算处理的修正处理电路207；对上述修正处理电路207的运算结果，进行四舍五入处理的四舍五入处理电路204；对上述四舍五入处理电路204的运算结果，用n位移(设n＝k201+k202)进行位移除法运算处理的n位移除法电路205，所以，能够减小乘法电路等的电路规模，因此能够减小整体的电路规模，此外通过对运算结果进行修正处理而具有能够提高运算精度的效果。
(实施方式2)
图12是本发明的实施方式2的矩阵运算装置的结构框图，图13是本发明的实施方式2的矩阵运算装置的结构图。
在图12、13中，303是k303次方加权乘法电路，304是k304次方加权乘法电路，305、306是第1、第2加法电路，307是k307位移乘法电路(在此k303+k307＝k304+k308成立)，308是k308位移乘法电路(在此k303+k307＝k304+k308成立)，309是对k307位移乘法电路307的运算结果和k308位移乘法电路308的运算结果加上修正处理值的修正处理电路，310是n位移除法电路(设n＝k303+k307＝k304+k308)，311是四舍五入处理电路。
此外，302b是使加权系数组102a的上位一侧(C00～C30)成为2k303倍并整数化，使下位一侧(C40～C70)成为2k304倍并整数化的加权系数组，305a是第1加法电路305的运算结果，306a是第2加法电路306的运算结果，307a是k307位移乘法电路的运算结果，308a是k308位移乘法电路的运算结果，309a是修正处理电路309的运算结果，310a是n位移除法电路310的运算结果。
在本发明的实施方式2中，表示多个输入直到运算中途是独立的，通过在各自的加权系数组上乘以各个系数，实现加权系数组的情况的例子。而且，在本实施方式2中，说明了加权系数组是8×1矩阵的情况，但也可以使用m×n矩阵的加权系数组来进行加权乘法运算处理。
对于8输入有8个加权系数组，当各自的运算对于针对从输入0到3的输入的运算结果和针对从输入4到7的输入的运算结果，直到中途能够分离的情况下，当设输入101＝[180  219  121  63  198105  195  109]、加权系数组302a＝[0.366 0.316 0.476 0.6870.41  0.524 0.639 0.29]的情况下，使从输入0到3在k303次方加权乘法电路303中成为k303次方倍，在k307位移乘法电路307中进行k307位移乘法运算，使从输入4到7在k304次方加权乘法电路304中成为k304次方倍，在k308位移乘法电路308中进行k308位移乘法运算。
在此，当设k303＝5、k304＝6、k307＝5、k308＝4的情况下，关于使在k303次方加权乘法电路303中对从输入0到3的输入相乘的系数成为2的5次方倍，使在k304次方加权乘法电路304中对从输入4到7的输入相乘的系数成为2的6次方倍的加权系数组302b，通过对[11.71  10.12  15.24  22  26.25 33.52 40.91  18.58]进行整数化，能够计算出加权系数组302b＝[12  10  15  22  26  34  4119]。使用该加权系数组302b的系数在第1加法电路305中将从输入0到3的运算结果303相加的运算结果305a＝180×12+219×10+121×15+63×22＝7551，在第2加法电路306中将从输入4到7的运算结果304相加的运算结果306a＝198×26+105×34+195×41+109×19＝18784。
接着通过5位移乘法运算使从输入0到3的运算结果305a成为为32倍，通过4位移乘法运算使从输入4到7的运算结果306a成为16倍。因为能够计算出k307位移乘法电路307的运算结果307a＝7551×32＝241632，计算出k308位移乘法电路308的运算结果308a＝18784×16＝300544，所以位移乘法运算＝241632+300544＝542176。
接着，在计算用于进行修正处理的修正处理值时，关于修正系数，对于与实数运算时的结果的差，通过考虑运算误差以及电路规模来决定。在此，通过作为使加权系数组202a直接成为2的10次方倍时的加权系数组＝[374.69  323.97 487.66  703.93 420.03  536.37654.62  297.1]能够运算理想值，并且通过计算出对加权系数组302b＝[12  10  15  22  26  34  41  19]，从输入0到3进行5位移运算，从输入4到8进行4位移运算而实现的加权系数组＝[384  320480  704  416  544  656  304]，来能够计算出作为差分系数的与实数运算结果的差＝[-9.31  3.97  7.66  -0.07 4.03  -7.63  -1.38-6.9]。由于能够计算为与实数运算结果的差＝[-9.31  3.97  7.66-0.07 4.03  -7.63  -1.38  -6.9]，用和在上述实施方式1中说明的情况一样的计算方法，作为修正系数进行[-9  4  8  0  4  -8  -1  -7]的修正。用该修正系数计算后的修正值成为修正值＝180×(-9)+219×4+121×8+63×0+198×4+105×(-8)+195×(-1)+109×(-7)＝-782。通过将该修正值相加于k307位移乘法电路307的运算结果307a以及k308位移乘法电路308的运算结果308a上，成为修正处理电路309的运算结果309a＝542176+(-782)＝541394。
在此，在以往的矩阵运算装置中的运算结果是180×375+219×324+121×488+63×704+198×420+105×536+195×65+109×297＝541394，本发明的实施方式2的矩阵运算装置能够得到和以往相同精度的结果。此外，通过提高修正值的精度，能够得到精度进一步好的结果。
而且，修正处理电路中的修正系数根据修正处理电路的运算结果精度的容许范围，选择最佳的修正系数组。
此外，在经过整数化的加权系数组中，当最小乘法运算系数和其他的乘法运算系数的差比规定的值大且修正处理的运算结果大的情况下，对于位移乘法电路的运算结果，可以不进行修正处理值的加法运算处理，而进行位移除法运算处理。
此外，当上述加权系数组302a不是对称性构造的情况下，不对修正处理电路的修正处理值进行四舍五入处理也可以。
这样，根据本实施方式2，在对于8输入用加权系数组302a进行加权运算的矩阵运算装置中，具备：用在使上述加权系数组302a成为2的k303次方倍后经过整数化的k303次方倍加权系数组，对上述输入进行加权的k303次方加权乘法电路303；对上述k303次方加权乘法电路的乘法运算结果，用k307位移进行位移乘法运算处理的k307位移乘法电路307；用使上述加权系数组302a成为2的k304次方倍后经过整数化的k304次方倍加权系数组，对上述输入进行加权的k304次方加权乘法电路304；对上述k304次方加权乘法电路的乘法运算结果，用k308位移进行位移乘法运算处理的k308位移乘法电路308；对上述k307位移乘法电路307的乘法运算结果和上述k308位移乘法电路308的乘法运算结果，分别进行使用修正系数组运算后的修正处理值的加法运算处理的修正处理电路309；对上述修正处理电路309的运算结果进行四舍五入处理的四舍五入处理电路311；对上述四舍五入处理电路311的运算结果，用n位移(设n＝k303+k307＝k304+k308)进行位移除法运算处理的n位移除法电路310，所以，具有能够减小在加权乘法运算中考虑到最大运算结果时的运算位幅度，增大了位移数时能够减小电路规模的效果。
本发明的矩阵运算装置通过将修正系数相加，不需要以往必需的对原本的加权系数的大幅度的系数上升，即使在乘法器中也可以实现简单的位移运算，作为运算电路整体，能够实现大幅度的电路减少，和对以往的运算电路规模的运算精度实现大幅度的精度提高，作为在影像信号处理等的图像变换中使用的运算装置等是有用的。

Claims (16)

1.一种矩阵运算装置，对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数，该矩阵运算装置的特征在于，具备：
用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；
对上述k1次方加权乘法电路的乘法运算结果，用k2位移进行位移乘法运算处理的k2位移乘法电路；
对上述k2位移乘法电路的乘法运算结果，进行使用修正系数组运算后的修正处理值的加法运算处理的修正处理电路；
对上述修正处理电路的运算结果进行四舍五入处理的四舍五入处理电路；以及
对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的k位移除法电路，其中设k＝k1+k2。
2.根据权利要求1所述的矩阵运算装置，其特征在于：
上述修正系数组是修正下面两个结果之差的系数组：
对上述输入用上述k1次方倍加权系数组进行加权并进行了上述k2位移乘法运算的结果、用对上述加权系数组进行2的k次方倍的系数对上述输入进行了加权的结果。
3.根据权利要求1所述的矩阵运算装置，其特征在于：
根据上述修正处理电路的运算结果精度的容许范围，使用最佳的修正系数组。
4.一种矩阵运算装置，对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数，该矩阵运算装置的特征在于，具备：
用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；
对上述k1次方加权乘法电路的运算结果，进行使用第1修正系数组运算后的第1修正处理值的加法运算处理的第1修正处理电路；
对上述第1修正处理电路的运算结果，用k2位移进行位移乘法运算处理的k2位移乘法电路；
对上述k2位移乘法电路的运算结果，进行使用第2修正系数组运算后的第2修正处理值的加法运算处理的第2修正处理电路；
对上述第2修正处理电路的运算结果，进行四舍五入处理的四舍五入处理电路；以及
对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的k位移除法电路，其中设k＝k1+k2。
5.一种矩阵运算装置，对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数，该矩阵运算装置的特征在于，具备：
用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；
对上述k1次方加权乘法电路的乘法运算结果，用k2位移进行位移乘法运算处理的k2位移乘法电路；
对上述k2位移乘法电路的乘法运算结果，进行使用第1修正系数组运算后的第1修正处理值的加法运算处理的第1修正处理电路；
对上述第1修正处理电路的运算结果，用k3位移进行位移乘法运算处理的k3位移乘法电路；
对上述k3位移乘法电路的乘法运算结果，进行使用第2修正系数组运算后的第2修正处理值的加法运算处理的第2修正处理电路；
对上述第2修正处理电路的运算结果，进行四舍五入处理的四舍五入处理电路；以及
对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的k位移除法电路，其中设k＝k1+k2+k3。
6.一种矩阵运算装置，对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数，该矩阵运算装置的特征在于，具备：
用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；
对上述k1次方加权乘法电路的乘法运算结果，用s位移进行位移乘法运算处理的n-1个s位移乘法电路，其中设s＝k2、k3、......、kn；
对上述s位移乘法电路的乘法运算结果，进行使用第t修正系数组运算后的第t修正处理值的加法运算处理的n-1个第t修正处理电路，其中设t＝1，2，...，n-1、在s＝kn时设t＝n-1；
对上述第n-1修正处理电路的运算结果，进行四舍五入处理的四舍五入处理电路；以及
对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的k位移除法电路，其中设k＝k1+k2+...+kn。
7.一种矩阵运算装置，其特征在于：
具备n级的权利要求1、4、5、6中任一个所述的矩阵运算装置，
上述第1至第n矩阵运算装置对于在该各矩阵运算装置的全部中作为相同的值输入的输入矩阵值，分别用加权系数组的第1至第n列的系数值进行加权，
在各矩阵运算装置中，加权的次方倍、位移乘法运算的位移值和位移除法运算的位移值取基于上述系数值的可变的值，
输出用上述各矩阵运算装置的各输出值组成的矩阵输出值。
8.一种矩阵运算装置，对i个输入用m个以上的加权系数组进行加权运算，其中i、m是1以上的整数，该矩阵运算装置的特征在于，具备：
用对上述加权系数组进行2的k1次方倍后经过整数化的k1次方倍加权系数组，对输入进行加权的k1次方加权乘法电路；
对上述k1次方加权乘法电路的乘法运算结果，用k2位移进行位移乘法运算处理的k2位移乘法电路；
用对上述加权系数组进行2的k3次方倍后经过整数化的k3次方倍加权系数组，对上述输入进行加权的k3次方加权乘法电路；
对上述k3次方加权乘法电路的乘法运算结果，使用k4位移进行位移乘法运算处理的k4位移乘法电路；
对上述k2位移乘法电路的乘法运算结果、上述k4位移乘法电路的乘法运算结果，分别进行使用修正系数组运算后的修正处理值的加法运算处理的修正处理电路；
对上述修正处理电路的运算结果，进行四舍五入处理的四舍五入处理电路；以及
对上述四舍五入处理电路的运算结果，用k位移进行位移除法运算处理的位移除法电路，其中设k＝k1+k2＝k3+k4。
9.根据权利要求6所述的矩阵运算装置，其特征在于：
根据上述第t修正处理电路的运算结果精度的容许范围，使用最佳的修正系数组，其中设t＝1、2、...、n-1。
10.根据权利要求8所述的矩阵运算装置，其特征在于：
根据上述修正处理电路的运算结果精度的容许范围，使用最佳的修正系数组。
11.根据权利要求7所述的矩阵运算装置，其特征在于：
上述第1至第n矩阵运算装置分别具备根据加权系数组的系数值决定了的数的位移乘法电路和修正处理电路。
12.根据权利要求1、4、5、6、8中任一项所述的矩阵运算装置，其特征在于：
在经过整数化的加权系数组的乘法运算系数中，最小的乘法运算系数和其他的乘法运算系数的差比规定的值大且修正处理的运算结果大的情况下，对于位移乘法电路的运算结果，不进行修正处理值的加法运算处理，而进行位移除法运算处理。
13.根据权利要求1、4、5、6、8中任一项所述的矩阵运算装置，其特征在于：
对修正处理电路的修正处理值不进行四舍五入处理而进行位移除法运算处理。
14.根据权利要求1所述的矩阵运算装置，其特征在于：
使用由在矩阵内具有大的幅度的矩阵系数表示的加权系数组进行运算，用半导体运算装置处理经过运算的数据。
15.根据权利要求1所述的矩阵运算装置，其特征在于：
上述加权系数组是在为了间隔剔除高频成分而实现的下解码系统中使用的加权系数组。
16.根据权利要求1所述的矩阵运算装置，其特征在于：
上述加权系数组用在矩阵内具有大的幅度的行列式表示。
CNA2006800181566A 2005-05-25 2006-05-01 矩阵运算装置 Pending CN101180622A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005153139 2005-05-25
JP153139/2005 2005-05-25

Publications (1)

Publication Number Publication Date
CN101180622A true CN101180622A (zh) 2008-05-14

Family

ID=37451805

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006800181566A Pending CN101180622A (zh) 2005-05-25 2006-05-01 矩阵运算装置

Country Status (4)

Country Link
US (1) US20090030964A1 (zh)
JP (1) JP4738408B2 (zh)
CN (1) CN101180622A (zh)
WO (1) WO2006126377A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160098431A1 (en) * 2014-10-06 2016-04-07 Seagate Technology Llc Performing mathematical operations on changed versions of data objects via a storage compute device
US11494625B2 (en) 2018-10-03 2022-11-08 Maxim Integrated Products, Inc. Systems and methods for energy-efficient analog matrix multiplication for machine learning processes

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01205329A (ja) * 1988-02-12 1989-08-17 Nippon Hoso Kyokai <Nhk> 乗算器
JP2532588B2 (ja) * 1988-06-22 1996-09-11 富士通株式会社 直交逆変換装置
US5021987A (en) * 1989-08-31 1991-06-04 General Electric Company Chain-serial matrix multipliers
JP2945487B2 (ja) * 1990-12-26 1999-09-06 株式会社日立製作所 行列乗算器
JPH0630428A (ja) * 1992-07-08 1994-02-04 Matsushita Electric Ind Co Ltd 演算装置
US5311459A (en) * 1992-09-17 1994-05-10 Eastman Kodak Company Selectively configurable integrated circuit device for performing multiple digital signal processing functions
JPH0723381A (ja) * 1993-06-23 1995-01-24 Nec Corp 画像の復号化方法及びその復号化装置
JPH1088387A (ja) * 1996-09-18 1998-04-07 Yamaha Motor Co Ltd めっき装置
US7415061B2 (en) * 1999-08-31 2008-08-19 Broadcom Corporation Cancellation of burst noise in a communication system with application to S-CDMA
JP2001298741A (ja) * 2000-04-17 2001-10-26 Matsushita Electric Ind Co Ltd 画像圧縮方法、画像伸張方法、画像圧縮装置、画像伸張装置および画像圧縮伸張装置
US7158558B2 (en) * 2001-04-26 2007-01-02 Interuniversitair Microelektronica Centrum (Imec) Wideband multiple access telecommunication method and apparatus
IL145245A0 (en) * 2001-09-03 2002-06-30 Jtc 2000 Dev Delaware Inc System and method including vector-matrix multiplication

Also Published As

Publication number Publication date
JP4738408B2 (ja) 2011-08-03
JPWO2006126377A1 (ja) 2008-12-25
WO2006126377A1 (ja) 2006-11-30
US20090030964A1 (en) 2009-01-29

Similar Documents

Publication Publication Date Title
Wilf et al. An algorithmic proof theory for hypergeometric (ordinary and “q”) multisum/integral identities
JP2949498B2 (ja) Ｄｃｔ回路、ｉｄｃｔ回路及びｄｃｔ／ｉｄｃｔ回路
Konno et al. Minimization of the sum of three linear fractional functions
CN106990937A (zh) 一种浮点数处理装置
CN110555516B (zh) 基于FPGA的YOLOv2-tiny神经网络低延时硬件加速器实现方法
Pan Sequential and parallel complexity of approximate evaluation of polynomial zeros
CN110888687B (zh) 基于合约设计的移动边缘计算任务卸载最优合约设计方法
KR20110105555A (ko) 효율적인 하드웨어 구성을 갖는 몽고메리 승산기
CN110069444A (zh) 一种计算单元、阵列、模块、硬件系统及实现方法
Shi et al. Winograd-based real-time super-resolution system on FPGA
CN111091183B (zh) 一种神经网络加速系统和方法
CN209708122U (zh) 一种计算单元、阵列、模块、硬件系统
CN114399036B (zh) 一种基于一维Winograd算法的高效卷积计算单元
CN101180622A (zh) 矩阵运算装置
CN110825346B (zh) 一种低逻辑复杂度的无符号近似乘法器
WO2022016261A1 (en) System and method for accelerating training of deep learning networks
Arumugam et al. An integrated FIR adaptive filter design by hybridizing canonical signed digit (CSD) and approximate booth recode (ABR) algorithm in DA architecture for the reduction of noise in the sensor nodes
Abdelhamid et al. Applying the residue number system to network inference
EP1286258A1 (en) Phase to sine amplitude conversion system and method
CN107256203A (zh) 一种矩阵向量乘法的实现方法和装置
Mao et al. Methodology for efficient reconfigurable architecture of generative neural network
Wang Parallel polynomial operations on SMPs: an overview
CN114021070A (zh) 一种基于微架构处理器的深度卷积计算方法及系统
CN112712461B (zh) 一种图像反卷积处理方法、装置及终端设备
CN109388372B (zh) 一种基于最小模块的三值光学处理器msd乘法计算方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20080514