JP2949498B2 - Ｄｃｔ回路、ｉｄｃｔ回路及びｄｃｔ／ｉｄｃｔ回路 - Google Patents
Ｄｃｔ回路、ｉｄｃｔ回路及びｄｃｔ／ｉｄｃｔ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、超ＬＳＩに実装す
るのに最適であり、簡易なデータルーティング、規則的
な構造、及びモジュラー設計が可能なＤＣＴ回路、ＩＤ
ＣＴ回路及びＤＣＴ／ＩＤＣＴ回路に関するものであ
る。
るのに最適であり、簡易なデータルーティング、規則的
な構造、及びモジュラー設計が可能なＤＣＴ回路、ＩＤ
ＣＴ回路及びＤＣＴ／ＩＤＣＴ回路に関するものであ
る。
【０００２】
【従来の技術】従来、画像圧縮基準としてＭＰＥＧ−
１、ＭＰＥＧ−２、Ｈ．２６１、Ｈ．２６３、ＪＰＥＧ
等の多くの順離散コサイン変換（以下「ＤＣＴ」とい
う。）を行うためのアルゴリズムが提供され、画像圧縮
を行うためのチップにおいて、前記ＤＣＴは主要な機能
を有する。そして、前記ＤＣＴにおいては、大量の乗算
が行われるので、リアルタイムアプリケーションのハー
ドウェアコストが高くなる。
１、ＭＰＥＧ−２、Ｈ．２６１、Ｈ．２６３、ＪＰＥＧ
等の多くの順離散コサイン変換（以下「ＤＣＴ」とい
う。）を行うためのアルゴリズムが提供され、画像圧縮
を行うためのチップにおいて、前記ＤＣＴは主要な機能
を有する。そして、前記ＤＣＴにおいては、大量の乗算
が行われるので、リアルタイムアプリケーションのハー
ドウェアコストが高くなる。
【０００３】ところで、前記ＤＣＴは、抽出されたコサ
イン関数に基づく直交変換のセットから成る。一般化さ
れた二次元のＤＣＴは次のように定義される。
イン関数に基づく直交変換のセットから成る。一般化さ
れた二次元のＤＣＴは次のように定義される。
【０００４】
【数１】
【０００５】ここで、ｆ（ｘ，ｙ）は２−Ｄデータシー
ケンスであり、
ケンスであり、
【０００６】
【数２】
【０００７】である。同様に、逆離散コサイン変換（以
下「ＩＤＣＴ」という。）は次のように定義される。
下「ＩＤＣＴ」という。）は次のように定義される。
【０００８】
【数３】
【０００９】ここで、Ｆ（ｕ，ｖ）は２−Ｄ変換データ
シーケンスであり、
シーケンスであり、
【００１０】
【数４】
【００１１】である。前記二つの式（１）及び（２）
は、標準の分離可能な二次元偶コサイン変換であり、従
来のＤＣＴ／ＩＤＣＴ回路において行列分解法によって
行われ、Ｎ×Ｎデータの２−Ｄ ＤＣＴが、Ｎ点の１−
Ｄ ＤＣＴによって得られる。そして、一次元のＤＣＴ
及び一次元のＩＤＣＴは次のように定義される。
は、標準の分離可能な二次元偶コサイン変換であり、従
来のＤＣＴ／ＩＤＣＴ回路において行列分解法によって
行われ、Ｎ×Ｎデータの２−Ｄ ＤＣＴが、Ｎ点の１−
Ｄ ＤＣＴによって得られる。そして、一次元のＤＣＴ
及び一次元のＩＤＣＴは次のように定義される。
【００１２】
【数５】
【００１３】ところで、前記変換において行われる乗算
を減らすために、種々の高速アルゴリズムが提供されて
いる。該各高速アルゴリズムは、通常、流れ図において
バタフライ構造を採る。ところが、該バタフライ構造
は、ＩＣに実装する上で多くの欠点がある。特に、不規
則な構造、複雑なデータルーティング等の欠点は、必要
なシリコン面積が大きくなるだけでなく、ＩＣの設計時
間が長くなってしまう。さらに、計算上の精度を高くす
るのに限度があり、いくつかの段階で乗算に切上げ又は
切捨てを伴うので、固定された内部精度が著しく低下し
てしまう。
を減らすために、種々の高速アルゴリズムが提供されて
いる。該各高速アルゴリズムは、通常、流れ図において
バタフライ構造を採る。ところが、該バタフライ構造
は、ＩＣに実装する上で多くの欠点がある。特に、不規
則な構造、複雑なデータルーティング等の欠点は、必要
なシリコン面積が大きくなるだけでなく、ＩＣの設計時
間が長くなってしまう。さらに、計算上の精度を高くす
るのに限度があり、いくつかの段階で乗算に切上げ又は
切捨てを伴うので、固定された内部精度が著しく低下し
てしまう。
【００１４】また、多大な努力の結果、過去の数十年に
わたって多くのＤＣＴが開発された。「画像技術のため
のＩＥＥＥトランスアクション回路とシステム」Ｖｏ
ｌ．２、Ｎｏ．２、１９９２年６月、ｐ１１１−１２２
の「高性能フルモーション画像圧縮チップセット」にお
いて、ピーター．エイ．等は、４点の内積及びウォラス
トリー技術によって実装されたＤＣＴ回路を提示し、ハ
ードウェアを２０〔％〕削減したと発表している。ま
た、「ＩＥＥＥトランスアクション回路とシステム」Ｖ
ｏｌ．３６、Ｎｏ．４、１９８９年４月、ｐ６１０−６
１７の「１６×１６ＤＣＴの超ＬＳＩの実装」におい
て、ミンチンサン等は、分配計算法を利用して、１６×
１６の置換を実行するための３２個のＰＥ（プロセッサ
要素）及びＲＡＭをＤＣＴと共に実装したことを発表し
ている。さらに、「ＩＥＥＥトランスアクションコンシ
ューマエレクトロニクス」Ｖｏｌ．３９、Ｎｏ．４、１
９９３年、ｐ８５９−８６９の「二次元ＤＣＴ及びＩＤ
ＣＴのためのＳＩＭＤシストリックアーキテクチャと超
ＬＳＩチップ」において、チェンミウ、オーチーチュ等
は、バタフライアルゴリズムによって実現されるＤＣＴ
のためのＳＩＭＤシストリックアーキテクチャを発表し
ている。また、イーフェンタン等は、この分配アルゴリ
ズムに基づく高速ＤＣＴアルゴリズム及び乗数計算器を
利用してＤＣＴ回路を設計している。ハードウェアのコ
ストを更に低くするために、ＤＣＴの各次元の間に挿入
された置換メモリが区分される。この設計は「コンシュ
ーマエレクトロニクスのＩＥＥＥトランスアクション」
Ｖｏｌ．４０、Ｎｏ．３、１９９３年８月の「０．８μ
１００ＭＨｚ２−Ｄ ＤＣＴコアプロセッサ」で発表さ
れている。
わたって多くのＤＣＴが開発された。「画像技術のため
のＩＥＥＥトランスアクション回路とシステム」Ｖｏ
ｌ．２、Ｎｏ．２、１９９２年６月、ｐ１１１−１２２
の「高性能フルモーション画像圧縮チップセット」にお
いて、ピーター．エイ．等は、４点の内積及びウォラス
トリー技術によって実装されたＤＣＴ回路を提示し、ハ
ードウェアを２０〔％〕削減したと発表している。ま
た、「ＩＥＥＥトランスアクション回路とシステム」Ｖ
ｏｌ．３６、Ｎｏ．４、１９８９年４月、ｐ６１０−６
１７の「１６×１６ＤＣＴの超ＬＳＩの実装」におい
て、ミンチンサン等は、分配計算法を利用して、１６×
１６の置換を実行するための３２個のＰＥ（プロセッサ
要素）及びＲＡＭをＤＣＴと共に実装したことを発表し
ている。さらに、「ＩＥＥＥトランスアクションコンシ
ューマエレクトロニクス」Ｖｏｌ．３９、Ｎｏ．４、１
９９３年、ｐ８５９−８６９の「二次元ＤＣＴ及びＩＤ
ＣＴのためのＳＩＭＤシストリックアーキテクチャと超
ＬＳＩチップ」において、チェンミウ、オーチーチュ等
は、バタフライアルゴリズムによって実現されるＤＣＴ
のためのＳＩＭＤシストリックアーキテクチャを発表し
ている。また、イーフェンタン等は、この分配アルゴリ
ズムに基づく高速ＤＣＴアルゴリズム及び乗数計算器を
利用してＤＣＴ回路を設計している。ハードウェアのコ
ストを更に低くするために、ＤＣＴの各次元の間に挿入
された置換メモリが区分される。この設計は「コンシュ
ーマエレクトロニクスのＩＥＥＥトランスアクション」
Ｖｏｌ．４０、Ｎｏ．３、１９９３年８月の「０．８μ
１００ＭＨｚ２−Ｄ ＤＣＴコアプロセッサ」で発表さ
れている。
【００１５】
【発明が解決しようとする課題】しかしながら、前記従
来のＤＣＴにおいては、実際にＩＣに実装する上で考慮
しなければならない点が多数ある。例えば、ＤＣＴ及び
ＩＤＣＴの両方を行うことによって、制御回路ロジック
が複雑になったり、データの格納数及びシャッフリング
要素の数が多くなったりしてしまう。
来のＤＣＴにおいては、実際にＩＣに実装する上で考慮
しなければならない点が多数ある。例えば、ＤＣＴ及び
ＩＤＣＴの両方を行うことによって、制御回路ロジック
が複雑になったり、データの格納数及びシャッフリング
要素の数が多くなったりしてしまう。
【００１６】本発明は、前記従来のＤＣＴの問題点を解
決して、超ＬＳＩに実装するのに最適であり、ハードウ
ェアコストを低くすることができ、変換効率を高くする
ことができ、規則的な構造を有するＤＣＴ回路、ＩＤＣ
Ｔ回路及びＤＣＴ／ＩＤＣＴ回路を提供することを目的
とする。
決して、超ＬＳＩに実装するのに最適であり、ハードウ
ェアコストを低くすることができ、変換効率を高くする
ことができ、規則的な構造を有するＤＣＴ回路、ＩＤＣ
Ｔ回路及びＤＣＴ／ＩＤＣＴ回路を提供することを目的
とする。
【００１７】
【課題を解決するための手段】そのために、本発明のＤ
ＣＴ回路においては、ｘ，ｙ＝０、…、Ｎ−１であると
きの、Ｎ×Ｎデータｆ（ｘ，ｙ）の順離散コサイン変換
を行うためのＤＣＴ回路において、Ｎ×Ｎデータを受信
し、ｊ＝０、…、Ｎ−１であるときの、第１のパスの修
正項｛ｆ（０，ｊ）±ｆ（Ｎ−１，ｊ）、ｆ（１，ｊ）
±ｆ（Ｎ−２，ｊ）、…、ｆ（Ｎ／２−１，ｊ）±ｆ
（Ｎ／２−１，ｊ）｝を連続的に計算するプリプロセッ
シング回路と、前記第１のパスの修正項を受け、該第１
のパスの修正項を列単位で出力する直列／並列回路と、
該直列／並列回路から受けた前記第１のパスの修正項を
計算して、ｘ，ｙ＝０、…、Ｎ−１であるときの、第１
のパスの変換データｆ1 （ｘ，ｙ）を計算する計算回路
と、前記第１のパスの変換データを受け、該第１のパス
の変換データを置換メモリに連続的に格納する並列／直
列回路とを有する。
ＣＴ回路においては、ｘ，ｙ＝０、…、Ｎ−１であると
きの、Ｎ×Ｎデータｆ（ｘ，ｙ）の順離散コサイン変換
を行うためのＤＣＴ回路において、Ｎ×Ｎデータを受信
し、ｊ＝０、…、Ｎ−１であるときの、第１のパスの修
正項｛ｆ（０，ｊ）±ｆ（Ｎ−１，ｊ）、ｆ（１，ｊ）
±ｆ（Ｎ−２，ｊ）、…、ｆ（Ｎ／２−１，ｊ）±ｆ
（Ｎ／２−１，ｊ）｝を連続的に計算するプリプロセッ
シング回路と、前記第１のパスの修正項を受け、該第１
のパスの修正項を列単位で出力する直列／並列回路と、
該直列／並列回路から受けた前記第１のパスの修正項を
計算して、ｘ，ｙ＝０、…、Ｎ−１であるときの、第１
のパスの変換データｆ1 （ｘ，ｙ）を計算する計算回路
と、前記第１のパスの変換データを受け、該第１のパス
の変換データを置換メモリに連続的に格納する並列／直
列回路とを有する。
【００１８】そして、前記プリプロセッシング回路は、
前記第１のパスの変換データを受け、ｉ＝０、…、Ｎ−
１であるときの、第２のパスの修正項｛ｆ1 （ｉ，０）
±ｆ 1 （ｉ，Ｎ−１）、ｆ1 （ｉ，１）±ｆ1 （ｉ，Ｎ
−２）、…、ｆ1 （ｉ，Ｎ／２−１）±ｆ1 （ｉ，Ｎ／
２−１）｝を連続的に計算し、前記直列／並列回路は、
前記第２のパスの修正項を受け、該第２のパスの修正項
を列単位で出力し、前記計算回路は、前記直列／並列回
路から受けた前記第２のパスの修正項に基づいて第２の
パスの変換データを計算し、前記並列／直列回路は、前
記第２のパスの変換データを受け、該第２のパスの変換
データをＮ×Ｎ変換データとして連続的に出力する。
前記第１のパスの変換データを受け、ｉ＝０、…、Ｎ−
１であるときの、第２のパスの修正項｛ｆ1 （ｉ，０）
±ｆ 1 （ｉ，Ｎ−１）、ｆ1 （ｉ，１）±ｆ1 （ｉ，Ｎ
−２）、…、ｆ1 （ｉ，Ｎ／２−１）±ｆ1 （ｉ，Ｎ／
２−１）｝を連続的に計算し、前記直列／並列回路は、
前記第２のパスの修正項を受け、該第２のパスの修正項
を列単位で出力し、前記計算回路は、前記直列／並列回
路から受けた前記第２のパスの修正項に基づいて第２の
パスの変換データを計算し、前記並列／直列回路は、前
記第２のパスの変換データを受け、該第２のパスの変換
データをＮ×Ｎ変換データとして連続的に出力する。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。本発明は前述さ
れた式（１）、（２）を効率よく、かつ、正規の性質を
失うことなく計算するために設計されたＤＣＴ／ＩＤＣ
Ｔ回路を提供する。また、式（３）及び（４）を計算す
る代わりに、以下の式（５）〜（７）を計算することに
よって乗算を半減させることができる。
て図面を参照しながら詳細に説明する。本発明は前述さ
れた式（１）、（２）を効率よく、かつ、正規の性質を
失うことなく計算するために設計されたＤＣＴ／ＩＤＣ
Ｔ回路を提供する。また、式（３）及び（４）を計算す
る代わりに、以下の式（５）〜（７）を計算することに
よって乗算を半減させることができる。
【００２０】
【数６】
【００２１】この場合、次の恒等式 ｆeven（ｘ）＝ｆeven（Ｎ−１−ｘ） 及び ｆodd （ｘ）＝ｆodd （Ｎ−１−ｘ） が用いられる。このように、乗算を半減することができ
るので、ハードウェアコストを低くすることができる。
るので、ハードウェアコストを低くすることができる。
【００２２】図１は本発明の実施の形態におけるＤＣＴ
モードのデータ流れ図、図３は本発明の実施の形態にお
けるＤＣＴのデータシーケンスを示す図である。この場
合、Ｎ×Ｎ ２−Ｄデータは４段階でＤＣＴ変換され、
そのために、ＤＣＴ回路は、プリプロセッシング回路１
０、直列／並列回路１２、計算回路１４及び並列／直列
回路１６を備える。
モードのデータ流れ図、図３は本発明の実施の形態にお
けるＤＣＴのデータシーケンスを示す図である。この場
合、Ｎ×Ｎ ２−Ｄデータは４段階でＤＣＴ変換され、
そのために、ＤＣＴ回路は、プリプロセッシング回路１
０、直列／並列回路１２、計算回路１４及び並列／直列
回路１６を備える。
【００２３】プリプロセッシング回路１０は、入力端子
において２−Ｄデータ（０≦ｘ，ｙ≦Ｎであるｆ（ｘ，
ｙ）で表される。）を｛ｆ（０，ｊ）、ｆ（Ｎ−１，
ｊ）、ｆ（１，ｊ）、…、ｆ（Ｎ／２−１，ｊ）、ｆ
（Ｎ／２，ｊ）｝の順に列単位で受信し、ｉ＝０、…、
Ｎ／２−１であるときの、第１のパスの修正項｛ｆ
（ｉ，ｊ）＋ｆ（Ｎ−１−ｉ，ｊ）、ｆ（ｉ，ｊ）−ｆ
（Ｎ−１−ｉ，ｊ）｝を連続的に計算する。
において２−Ｄデータ（０≦ｘ，ｙ≦Ｎであるｆ（ｘ，
ｙ）で表される。）を｛ｆ（０，ｊ）、ｆ（Ｎ−１，
ｊ）、ｆ（１，ｊ）、…、ｆ（Ｎ／２−１，ｊ）、ｆ
（Ｎ／２，ｊ）｝の順に列単位で受信し、ｉ＝０、…、
Ｎ／２−１であるときの、第１のパスの修正項｛ｆ
（ｉ，ｊ）＋ｆ（Ｎ−１−ｉ，ｊ）、ｆ（ｉ，ｊ）−ｆ
（Ｎ−１−ｉ，ｊ）｝を連続的に計算する。
【００２４】次に、前記各第１のパスの修正項は、直列
／並列回路１２に送られ、現在の列のすべてのデータが
処理されて計算回路１４に送られる。該計算回路１４
は、前記式（５）を解いて最終の結果Ｆ（ｉ，ｊ）を得
る。すなわち、前記第１のパスの修正項を計算して、
ｘ，ｙ＝０、…、Ｎ−１であるときの、第１のパスの変
換データｆ1 （ｘ，ｙ）を計算する。そして、計算が終
了するのと同時に、前記結果Ｆ（ｉ，ｊ）は、並列／直
列回路１６に送られた後、一つずつ置換メモリとしての
置換ＲＡＭ１８に格納される。
／並列回路１２に送られ、現在の列のすべてのデータが
処理されて計算回路１４に送られる。該計算回路１４
は、前記式（５）を解いて最終の結果Ｆ（ｉ，ｊ）を得
る。すなわち、前記第１のパスの修正項を計算して、
ｘ，ｙ＝０、…、Ｎ−１であるときの、第１のパスの変
換データｆ1 （ｘ，ｙ）を計算する。そして、計算が終
了するのと同時に、前記結果Ｆ（ｉ，ｊ）は、並列／直
列回路１６に送られた後、一つずつ置換メモリとしての
置換ＲＡＭ１８に格納される。
【００２５】次に、パイプライン機構を簡単に説明す
る。例えば、ｊ番目の列のデータが計算回路１４によっ
て計算が行われるとき、直列／並列回路１２は使用され
ない。このことは、直列／並列回路１２が、プリプロセ
ッシング回路１０から（ｊ＋１）番目の列の２−Ｄデー
タを受信することができることを意味している。しかし
ながら、並列／直列回路１６は、依然として（ｊ−１）
番目の列の結果を一つずつ置換ＲＡＭ１８に格納し、デ
ータは４段階を通して一列ずつ進み、停止することはな
い。図３は、この場合のデータシーケンスを示す。２−
Ｄ ＤＣＴの第１のパスは、（Ｎ＋１）番目の列のデー
タが、処理され、置換ＲＡＭ１８に格納された後に終了
する。
る。例えば、ｊ番目の列のデータが計算回路１４によっ
て計算が行われるとき、直列／並列回路１２は使用され
ない。このことは、直列／並列回路１２が、プリプロセ
ッシング回路１０から（ｊ＋１）番目の列の２−Ｄデー
タを受信することができることを意味している。しかし
ながら、並列／直列回路１６は、依然として（ｊ−１）
番目の列の結果を一つずつ置換ＲＡＭ１８に格納し、デ
ータは４段階を通して一列ずつ進み、停止することはな
い。図３は、この場合のデータシーケンスを示す。２−
Ｄ ＤＣＴの第１のパスは、（Ｎ＋１）番目の列のデー
タが、処理され、置換ＲＡＭ１８に格納された後に終了
する。
【００２６】続いて、プリプロセッシング回路１０は、
データを列単位で受信する代わりに、第１のパスのＤＣ
Ｔ手順と同じ第２のパスのＤＣＴ手順で置換ＲＡＭ１８
からデータを行単位で受信し、ｊ＝０、…、Ｎ／２−１
であるときの、第２のパスの修正項｛ｆ（ｉ，ｊ）＋ｆ
（ｉ，Ｎ−１−ｊ）、ｆ（ｉ，ｊ）−ｆ（ｉ，Ｎ−１−
ｊ）｝を連続的に計算する。
データを列単位で受信する代わりに、第１のパスのＤＣ
Ｔ手順と同じ第２のパスのＤＣＴ手順で置換ＲＡＭ１８
からデータを行単位で受信し、ｊ＝０、…、Ｎ／２−１
であるときの、第２のパスの修正項｛ｆ（ｉ，ｊ）＋ｆ
（ｉ，Ｎ−１−ｊ）、ｆ（ｉ，ｊ）−ｆ（ｉ，Ｎ−１−
ｊ）｝を連続的に計算する。
【００２７】次に、前記各第２のパスの修正項は、直列
／並列回路１２に送られ、現在の列のすべてのデータが
処理されて計算回路１４に送られる。該計算回路１４
は、前記式（５）を解いて最終の結果Ｆ（ｉ，ｊ）を得
る。すなわち、前記第２のパスの修正項を計算して、
ｘ，ｙ＝０、…、Ｎ−１であるときの、第２のパスの変
換データｆ2 （ｘ，ｙ）を計算する。そして、計算が終
了するのと同時に、前記結果Ｆ（ｉ，ｊ）は、並列／直
列回路１６に送られた後、Ｎ×Ｎ変換データとして一つ
ずつ置換ＲＡＭ１８に格納される。
／並列回路１２に送られ、現在の列のすべてのデータが
処理されて計算回路１４に送られる。該計算回路１４
は、前記式（５）を解いて最終の結果Ｆ（ｉ，ｊ）を得
る。すなわち、前記第２のパスの修正項を計算して、
ｘ，ｙ＝０、…、Ｎ−１であるときの、第２のパスの変
換データｆ2 （ｘ，ｙ）を計算する。そして、計算が終
了するのと同時に、前記結果Ｆ（ｉ，ｊ）は、並列／直
列回路１６に送られた後、Ｎ×Ｎ変換データとして一つ
ずつ置換ＲＡＭ１８に格納される。
【００２８】そして、二次元のＤＣＴは、第２のパスの
ＤＣＴ手順が終了したときに終了する。また、ＩＤＣＴ
手順はＤＣＴ手順に類似する。これら二つの手順は、プ
リプロセッシング回路１０を含む段階と後述されるポス
トプロセッシング回路２０（図２）を含む段階において
唯一相違する。ＤＣＴ手順においては、直列／並列回路
１２に送られる前の２−Ｄデータが「前処理」される。
これに対して、ＩＤＣＴ手順においては、次の段階で後
述される置換ＲＡＭ２８に格納される前に、後述される
計算回路２４からのデータが「後処理」される。
ＤＣＴ手順が終了したときに終了する。また、ＩＤＣＴ
手順はＤＣＴ手順に類似する。これら二つの手順は、プ
リプロセッシング回路１０を含む段階と後述されるポス
トプロセッシング回路２０（図２）を含む段階において
唯一相違する。ＤＣＴ手順においては、直列／並列回路
１２に送られる前の２−Ｄデータが「前処理」される。
これに対して、ＩＤＣＴ手順においては、次の段階で後
述される置換ＲＡＭ２８に格納される前に、後述される
計算回路２４からのデータが「後処理」される。
【００２９】図２は本発明の実施の形態におけるＩＤＣ
Ｔモードのデータ流れ図である。第１のパスの手順の直
列／並列段階において、ｊ＝０、…、Ｎであるときの２
−Ｄデータが、｛ｆ（０，ｊ）、ｆ（Ｎ−１，ｊ）、ｆ
（１，ｊ）、…、ｆ（Ｎ／２−１，ｊ）、ｆ（Ｎ／２，
ｊ）｝の順に列単位で受信され、現在の列のすべてのデ
ータが処理されて直列／並列回路２２に送られ、計算回
路２４に送られる。該計算回路２４は、式（６）及び
（７）を解くことによって、第１のパスの内積項ｆeven
（ｘ）、ｆodd （ｘ）を得ると、該第１のパスの内積項
ｆeven（ｘ）、ｆodd （ｘ）を並列／直列回路２６を介
してポストプロセッシング回路２０に送る。該ポストプ
ロセッシング回路２０は、第１のパスの内積項ｆ
even（ｘ）、ｆodd （ｘ）を列単位で加算及び減算し、
ｊ＝０、…、Ｎであるときの、第１のパスの逆変換デー
タ｛Ｆ（０，ｊ）、Ｆ（Ｎ−１，ｊ）、Ｆ（１，ｊ）、
…、Ｆ（Ｎ／２−１，ｊ）、Ｆ（Ｎ／２，ｊ）｝を置換
メモリとしての置換ＲＡＭ２８に格納する。
Ｔモードのデータ流れ図である。第１のパスの手順の直
列／並列段階において、ｊ＝０、…、Ｎであるときの２
−Ｄデータが、｛ｆ（０，ｊ）、ｆ（Ｎ−１，ｊ）、ｆ
（１，ｊ）、…、ｆ（Ｎ／２−１，ｊ）、ｆ（Ｎ／２，
ｊ）｝の順に列単位で受信され、現在の列のすべてのデ
ータが処理されて直列／並列回路２２に送られ、計算回
路２４に送られる。該計算回路２４は、式（６）及び
（７）を解くことによって、第１のパスの内積項ｆeven
（ｘ）、ｆodd （ｘ）を得ると、該第１のパスの内積項
ｆeven（ｘ）、ｆodd （ｘ）を並列／直列回路２６を介
してポストプロセッシング回路２０に送る。該ポストプ
ロセッシング回路２０は、第１のパスの内積項ｆ
even（ｘ）、ｆodd （ｘ）を列単位で加算及び減算し、
ｊ＝０、…、Ｎであるときの、第１のパスの逆変換デー
タ｛Ｆ（０，ｊ）、Ｆ（Ｎ−１，ｊ）、Ｆ（１，ｊ）、
…、Ｆ（Ｎ／２−１，ｊ）、Ｆ（Ｎ／２，ｊ）｝を置換
メモリとしての置換ＲＡＭ２８に格納する。
【００３０】続いて、直列／並列回路２２は、２−Ｄデ
ータを列単位で受信する代わりに、第１のパスのＩＤＣ
Ｔ手順と同じ第２のパスのＩＤＣＴ手順を介して置換Ｒ
ＡＭ２８から前記第１のパスの逆変換データを順に行単
位で受信し、該第１のパスの逆変換データを計算回路２
４に送る。該計算回路２４は、式（６）及び（７）を解
くことによって、第２のパスの内積項ｆeven（ｘ）、ｆ
odd （ｘ）を得ると、該第２のパスの内積項ｆ
even（ｘ）、ｆodd （ｘ）を並列／直列回路２６を介し
てポストプロセッシング回路２０に送る。該ポストプロ
セッシング回路２０は、第２のパスの内積項ｆ
even（ｘ）、ｆodd （ｘ）を行単位で加算及び減算し、
第２のパスの逆変換データ、すなわち、ｊ＝０、…、Ｎ
であるときの、Ｎ×Ｎ逆変換データ｛ｆ（０，ｊ）、ｆ
（Ｎ−１，ｊ）、ｆ（１，ｊ）、…、ｆ（Ｎ／２−１，
ｊ）、ｆ（Ｎ／２，ｊ）｝を置換ＲＡＭ２８に格納す
る。
ータを列単位で受信する代わりに、第１のパスのＩＤＣ
Ｔ手順と同じ第２のパスのＩＤＣＴ手順を介して置換Ｒ
ＡＭ２８から前記第１のパスの逆変換データを順に行単
位で受信し、該第１のパスの逆変換データを計算回路２
４に送る。該計算回路２４は、式（６）及び（７）を解
くことによって、第２のパスの内積項ｆeven（ｘ）、ｆ
odd （ｘ）を得ると、該第２のパスの内積項ｆ
even（ｘ）、ｆodd （ｘ）を並列／直列回路２６を介し
てポストプロセッシング回路２０に送る。該ポストプロ
セッシング回路２０は、第２のパスの内積項ｆ
even（ｘ）、ｆodd （ｘ）を行単位で加算及び減算し、
第２のパスの逆変換データ、すなわち、ｊ＝０、…、Ｎ
であるときの、Ｎ×Ｎ逆変換データ｛ｆ（０，ｊ）、ｆ
（Ｎ−１，ｊ）、ｆ（１，ｊ）、…、ｆ（Ｎ／２−１，
ｊ）、ｆ（Ｎ／２，ｊ）｝を置換ＲＡＭ２８に格納す
る。
【００３１】そして、二次元のＩＤＣＴは、第２のパス
のＩＤＣＴ手順が終了したときに終了する。なお、プリ
プロセッシング回路１０（図１）及びポストプロセッシ
ング回路２０は、同じハードウェアから成り、プリ／ポ
ストプロセッシング回路を構成する。
のＩＤＣＴ手順が終了したときに終了する。なお、プリ
プロセッシング回路１０（図１）及びポストプロセッシ
ング回路２０は、同じハードウェアから成り、プリ／ポ
ストプロセッシング回路を構成する。
【００３２】図４は本発明の実施の形態におけるプリ／
ポストプロセッシング回路の回路図である。プリ／ポス
トプロセッシング回路は、直列に接続され、Ｎ×Ｎデー
タを列単位で、又は第１のパスの変換データを行単位で
受信するための三つのＤフリップフロップ（ＤＥＦ１）
Ｄ１１〜Ｄ１３を備え、図示されない制御信号に従って
データを受信する。また、プリ／ポストプロセッシング
回路は、前処理又は後処理が行われたデータを得ること
ができるように、ＤフリップフロップＤ１１〜Ｄ１３か
らの結果を処理するデータプロセッサとしての加算器Ａ
ＳＵを備える。該加算器ＡＳＵは、ＤＣＴモードにおい
て、Ｎ×Ｎデータ又はＤフリップフロップＤ１１〜Ｄ１
３からの第１のパスの変換データを加算及び減算し、第
１のパスの修正項又は第２のパスの修正項を得る。ま
た、加算器ＡＳＵは、ＩＤＣＴモードにおいて、Ｎ×Ｎ
データ又はＤフリップフロップＤ１１〜Ｄ１３からの第
１のパスの内積項ｆeven（ｘ）、ｆodd （ｘ）又は第２
のパスの内積項ｆeven（ｘ）、ｆod d （ｘ）を加算及び
減算し、第１のパスの逆変換データ又は第２のパスの逆
変換データを得る。なお、ＤＦＦ１．ｑはＤフリップフ
ロップＤ１１の出力、ＡＳＵ．ｓは加算器ＡＳＵの出力
を表す。
ポストプロセッシング回路の回路図である。プリ／ポス
トプロセッシング回路は、直列に接続され、Ｎ×Ｎデー
タを列単位で、又は第１のパスの変換データを行単位で
受信するための三つのＤフリップフロップ（ＤＥＦ１）
Ｄ１１〜Ｄ１３を備え、図示されない制御信号に従って
データを受信する。また、プリ／ポストプロセッシング
回路は、前処理又は後処理が行われたデータを得ること
ができるように、ＤフリップフロップＤ１１〜Ｄ１３か
らの結果を処理するデータプロセッサとしての加算器Ａ
ＳＵを備える。該加算器ＡＳＵは、ＤＣＴモードにおい
て、Ｎ×Ｎデータ又はＤフリップフロップＤ１１〜Ｄ１
３からの第１のパスの変換データを加算及び減算し、第
１のパスの修正項又は第２のパスの修正項を得る。ま
た、加算器ＡＳＵは、ＩＤＣＴモードにおいて、Ｎ×Ｎ
データ又はＤフリップフロップＤ１１〜Ｄ１３からの第
１のパスの内積項ｆeven（ｘ）、ｆodd （ｘ）又は第２
のパスの内積項ｆeven（ｘ）、ｆod d （ｘ）を加算及び
減算し、第１のパスの逆変換データ又は第２のパスの逆
変換データを得る。なお、ＤＦＦ１．ｑはＤフリップフ
ロップＤ１１の出力、ＡＳＵ．ｓは加算器ＡＳＵの出力
を表す。
【００３３】図５は本発明の実施の形態におけるＤＣＴ
モードにおける制御シーケンスを示す図である。図にお
いて、ＤＦＦ１．ｑはＤフリップフロップＤ１１（図
４）の出力波形を表し、ＡＳＵ．ｓは加算器ＡＳＵの出
力波形を表す。なお、同じ制御シーケンスをＩＤＣＴモ
ードに適用することもできる。
モードにおける制御シーケンスを示す図である。図にお
いて、ＤＦＦ１．ｑはＤフリップフロップＤ１１（図
４）の出力波形を表し、ＡＳＵ．ｓは加算器ＡＳＵの出
力波形を表す。なお、同じ制御シーケンスをＩＤＣＴモ
ードに適用することもできる。
【００３４】この場合、固定された２０のワード長を有
する８×８データの二次元のＤＣＴが使用される。前述
された定義によると、ＤＣＴ及びＩＤＣＴはそれぞれ、
する８×８データの二次元のＤＣＴが使用される。前述
された定義によると、ＤＣＴ及びＩＤＣＴはそれぞれ、
【００３５】
【数７】
【００３６】を表す。そして、ＳＩＭＤ（単一命令複数
データ流方式）アーキテクチャに基づいて、前記各式は
４点の内積の機能を有する８個のＰＥによって同時に計
算される。図６は本発明の実施の形態におけるパイプラ
インＳＩＭＤ ＤＣＴ／ＩＤＣＴ回路の回路図である。
データ流方式）アーキテクチャに基づいて、前記各式は
４点の内積の機能を有する８個のＰＥによって同時に計
算される。図６は本発明の実施の形態におけるパイプラ
インＳＩＭＤ ＤＣＴ／ＩＤＣＴ回路の回路図である。
【００３７】パイプラインＳＩＭＤ ＤＣＴ／ＩＤＣＴ
回路は、一次元のＤＣＴを行うとともに、行列分解法を
利用することによってＮ×Ｎデータの二次元のＤＣＴも
行う。直列／並列回路１２（２２）及び並列／直列回路
１６（２６）は、それぞれ、直列に接続された最高７個
のＤフリップフロップ（ＤＦＦ）Ｄ０〜Ｄ６、及び直列
に接続された最高７個のＤフリップフロップ（ＤＦＦ）
Ｄ０’〜Ｄ６’を備える。
回路は、一次元のＤＣＴを行うとともに、行列分解法を
利用することによってＮ×Ｎデータの二次元のＤＣＴも
行う。直列／並列回路１２（２２）及び並列／直列回路
１６（２６）は、それぞれ、直列に接続された最高７個
のＤフリップフロップ（ＤＦＦ）Ｄ０〜Ｄ６、及び直列
に接続された最高７個のＤフリップフロップ（ＤＦＦ）
Ｄ０’〜Ｄ６’を備える。
【００３８】また、計算回路１４（２４）は、最高８個
のレジスタＲ０〜Ｒ７、データルーティング回路、及び
最高８個のＲＯＭアキュムレータ（ＡＣ）Ａ０〜Ａ７を
備える。そして、前記レジスタＲ０〜Ｒ７は、ＤＣＴモ
ードにおいて、第１のパスの修正項又は第２のパスの修
正項をそれぞれ格納し、ＩＤＣＴモードにおいて、Ｎ×
Ｎデータ又は第１のパスの逆変換データをそれぞれ格納
する。また、ＲＯＭアキュムレータＡ０〜Ａ７は、ＤＣ
Ｔモードにおいて、第１のパスの変換データ又は第２の
パスの変換データを計算し、ＩＤＣＴモードにおいて、
第１のパスの内積項ｆeven（ｘ）、ｆodd （ｘ）又は第
２のパスの内積項ｆeven（ｘ）、ｆodd（ｘ）を計算す
る。そして、各ＲＯＭアキュムレータＡ０〜Ａ７は、そ
れぞれ四点内積回路を構成する。なお、１０（２０）は
プリ／ポストプロセッシング回路である。
のレジスタＲ０〜Ｒ７、データルーティング回路、及び
最高８個のＲＯＭアキュムレータ（ＡＣ）Ａ０〜Ａ７を
備える。そして、前記レジスタＲ０〜Ｒ７は、ＤＣＴモ
ードにおいて、第１のパスの修正項又は第２のパスの修
正項をそれぞれ格納し、ＩＤＣＴモードにおいて、Ｎ×
Ｎデータ又は第１のパスの逆変換データをそれぞれ格納
する。また、ＲＯＭアキュムレータＡ０〜Ａ７は、ＤＣ
Ｔモードにおいて、第１のパスの変換データ又は第２の
パスの変換データを計算し、ＩＤＣＴモードにおいて、
第１のパスの内積項ｆeven（ｘ）、ｆodd （ｘ）又は第
２のパスの内積項ｆeven（ｘ）、ｆodd（ｘ）を計算す
る。そして、各ＲＯＭアキュムレータＡ０〜Ａ７は、そ
れぞれ四点内積回路を構成する。なお、１０（２０）は
プリ／ポストプロセッシング回路である。
【００３９】図７は本発明の実施の形態における四点内
積回路の回路図である。この四点内積回路は、ワードパ
ラレル・ビットシリアル法に従って設計される。例え
ば、信号ＰＰ０〜ＰＰ３は、それぞれ次の部分積項であ
る。 ［ｆ（０）−ｆ（７）］ｃｏｓ（π／１６）、［ｆ
（１）−ｆ（６）］ｃｏｓ（３π／１６）、…、［ｆ
（３）−ｆ（４）］ｃｏｓ（７π／１６） 前記四点内積回路の回路全体はパイプライン構造になっ
ている。直列／並列回路１２（２２）（図６）及び並列
／直列回路１６（２６）は、１列当たり８サイクルでデ
ータを受信する。したがって、計算回路１４（２４）は
１列当たり８サイクル以内で計算を終了しなければなら
ない。この要件を満たすために、前記計算回路１４（２
４）において、４ビットオーバラップ・一記録方式に基
づく高速乗算器が使用される。そのために、前記計算回
路１４（２４）は、複数のＲＯＭテーブルＲＯＭ０〜Ｒ
ＯＭ２、複数の桁（けた）上げ保存加算器ＣＳＡ０〜Ｃ
ＳＡ２、ＤフリップフロップＤＦＦ、及び桁上げ伝搬加
算器ＣＰＡから成る。
積回路の回路図である。この四点内積回路は、ワードパ
ラレル・ビットシリアル法に従って設計される。例え
ば、信号ＰＰ０〜ＰＰ３は、それぞれ次の部分積項であ
る。 ［ｆ（０）−ｆ（７）］ｃｏｓ（π／１６）、［ｆ
（１）−ｆ（６）］ｃｏｓ（３π／１６）、…、［ｆ
（３）−ｆ（４）］ｃｏｓ（７π／１６） 前記四点内積回路の回路全体はパイプライン構造になっ
ている。直列／並列回路１２（２２）（図６）及び並列
／直列回路１６（２６）は、１列当たり８サイクルでデ
ータを受信する。したがって、計算回路１４（２４）は
１列当たり８サイクル以内で計算を終了しなければなら
ない。この要件を満たすために、前記計算回路１４（２
４）において、４ビットオーバラップ・一記録方式に基
づく高速乗算器が使用される。そのために、前記計算回
路１４（２４）は、複数のＲＯＭテーブルＲＯＭ０〜Ｒ
ＯＭ２、複数の桁（けた）上げ保存加算器ＣＳＡ０〜Ｃ
ＳＡ２、ＤフリップフロップＤＦＦ、及び桁上げ伝搬加
算器ＣＰＡから成る。
【００４０】そして、前記ＲＯＭテーブルＲＯＭ０〜Ｒ
ＯＭ３は、ＤＣＴモードにおいて、第１のパスの修正項
又は第２のパスの修正項のビット区分に対応する部分和
をそれぞれ出力し、ＩＤＣＴモードにおいて、Ｎ×Ｎデ
ータ又は第１のパスの逆変換データのビット区分に対応
する部分和をそれぞれ出力し、桁上げ保存加算器ＣＳＡ
０〜ＣＳＡ２は、ＤＣＴモードにおいて、第１のパスの
修正項又は第２のパスの修正項のビット区分に対応する
すべての小計をそれぞれ加算して部分和を計算し、ＩＤ
ＣＴモードにおいて、Ｎ×Ｎデータ又は第１のパスの逆
変換データのビット区分に対応するすべての小計をそれ
ぞれ加算して部分和を計算し、桁上げ伝搬加算器ＣＰＡ
は、ＤＣＴモードにおいて、桁上げ保存加算器ＣＳＡ０
〜ＣＳＡ２のすべての部分和をそれぞれ加算して第１の
パスの変換データ又は第２のパスの変換データを計算
し、ＩＤＣＴモードにおいて、桁上げ保存加算器ＣＳＡ
０〜ＣＳＡ２のすべての部分和をそれぞれ加算して第１
のパスの内積項ｆeven（ｘ）、ｆodd （ｘ）又は第２の
パスの内積項ｆeven（ｘ）、ｆodd （ｘ）を計算する。
ＯＭ３は、ＤＣＴモードにおいて、第１のパスの修正項
又は第２のパスの修正項のビット区分に対応する部分和
をそれぞれ出力し、ＩＤＣＴモードにおいて、Ｎ×Ｎデ
ータ又は第１のパスの逆変換データのビット区分に対応
する部分和をそれぞれ出力し、桁上げ保存加算器ＣＳＡ
０〜ＣＳＡ２は、ＤＣＴモードにおいて、第１のパスの
修正項又は第２のパスの修正項のビット区分に対応する
すべての小計をそれぞれ加算して部分和を計算し、ＩＤ
ＣＴモードにおいて、Ｎ×Ｎデータ又は第１のパスの逆
変換データのビット区分に対応するすべての小計をそれ
ぞれ加算して部分和を計算し、桁上げ伝搬加算器ＣＰＡ
は、ＤＣＴモードにおいて、桁上げ保存加算器ＣＳＡ０
〜ＣＳＡ２のすべての部分和をそれぞれ加算して第１の
パスの変換データ又は第２のパスの変換データを計算
し、ＩＤＣＴモードにおいて、桁上げ保存加算器ＣＳＡ
０〜ＣＳＡ２のすべての部分和をそれぞれ加算して第１
のパスの内積項ｆeven（ｘ）、ｆodd （ｘ）又は第２の
パスの内積項ｆeven（ｘ）、ｆodd （ｘ）を計算する。
【００４１】表１は前記４ビットオーバラップ・一記録
方式を示す。
方式を示す。
【００４２】
【表１】
【００４３】ＩＣＡＮＤはコサイン係数で代用される。
そして、前記部分和は、桁上げ保存加算器ＣＳＡ０〜Ｃ
ＳＡ２によって加算され、桁上げ伝搬加算器ＣＰＡによ
って最終的に加算される。このように、前記ＤＣＴ／Ｉ
ＤＣＴ回路は、パイプラインＳＩＭＤプロセッサアレイ
としての計算回路１４（２４）、置換メモリ及び制御回
路を備え、前記計算回路１４（２４）は、一次元のＤＣ
Ｔを行うとともに、行列分解法を利用することによっ
て、Ｎ×Ｎの二次元データについてＤＣＴを行う。
そして、前記部分和は、桁上げ保存加算器ＣＳＡ０〜Ｃ
ＳＡ２によって加算され、桁上げ伝搬加算器ＣＰＡによ
って最終的に加算される。このように、前記ＤＣＴ／Ｉ
ＤＣＴ回路は、パイプラインＳＩＭＤプロセッサアレイ
としての計算回路１４（２４）、置換メモリ及び制御回
路を備え、前記計算回路１４（２４）は、一次元のＤＣ
Ｔを行うとともに、行列分解法を利用することによっ
て、Ｎ×Ｎの二次元データについてＤＣＴを行う。
【００４４】Ｎ点のＤＣＴアプリケーションにおいて、
前記計算回路１４（２４）は、Ｎ個のＰＥから成り、従
来の乗数計算器（ＭＡＣ）の代わりに、ワードパラレル
・ビットシリアル法によってＮ／２点の内積を計算す
る。Ｎ／２個のＲＯＭテーブル、ウォーレストリー及び
桁上げ伝搬加算器ＣＰＡによって、各ＰＥはワードパラ
レル・ビットシリアル法に基づいてＮ／２点の内積を計
算する。したがって、従来の乗数計算器による計算と比
べてハードウェアコストを低くすることができる。
前記計算回路１４（２４）は、Ｎ個のＰＥから成り、従
来の乗数計算器（ＭＡＣ）の代わりに、ワードパラレル
・ビットシリアル法によってＮ／２点の内積を計算す
る。Ｎ／２個のＲＯＭテーブル、ウォーレストリー及び
桁上げ伝搬加算器ＣＰＡによって、各ＰＥはワードパラ
レル・ビットシリアル法に基づいてＮ／２点の内積を計
算する。したがって、従来の乗数計算器による計算と比
べてハードウェアコストを低くすることができる。
【００４５】また、本発明のＤＣＴ／ＩＤＣＴ回路にお
いては、同じハードウェアから成る共通のプリ／ポスト
プロセッシング回路が使用されるので、ハードウェアコ
ストを更に低くすることができるだけでなく、規則的な
構造、モジュラー設計が可能になり、ＤＣＴ／ＩＤＣＴ
回路を超ＬＳＩに実装するのに最適である。そして、計
算回路１４（２４）にＲＯＭアキュムレータＡ０〜Ａ７
が配設されるので、ＤＣＴ及びＩＤＣＴの変換の効率を
高くすることができるだけでなく、最適なタイミングを
得ることができる。また、簡易なデータルーティング、
規則的な構造、モジュラー設計が可能になる。
いては、同じハードウェアから成る共通のプリ／ポスト
プロセッシング回路が使用されるので、ハードウェアコ
ストを更に低くすることができるだけでなく、規則的な
構造、モジュラー設計が可能になり、ＤＣＴ／ＩＤＣＴ
回路を超ＬＳＩに実装するのに最適である。そして、計
算回路１４（２４）にＲＯＭアキュムレータＡ０〜Ａ７
が配設されるので、ＤＣＴ及びＩＤＣＴの変換の効率を
高くすることができるだけでなく、最適なタイミングを
得ることができる。また、簡易なデータルーティング、
規則的な構造、モジュラー設計が可能になる。
【００４６】なお、本発明は前記実施の形態に限定され
るものではなく、本発明の趣旨に基づいて種々変形させ
ることが可能であり、それらを本発明の範囲から排除す
るものではない。
るものではなく、本発明の趣旨に基づいて種々変形させ
ることが可能であり、それらを本発明の範囲から排除す
るものではない。
【００４７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＤＣＴ回路においては、ｘ，ｙ＝０、…、Ｎ−１
であるときの、Ｎ×Ｎデータｆ（ｘ，ｙ）の順離散コサ
イン変換を行うためのＤＣＴ回路において、Ｎ×Ｎデー
タを受信し、ｊ＝０、…、Ｎ−１であるときの、第１の
パスの修正項｛ｆ（０，ｊ）±ｆ（Ｎ−１，ｊ）、ｆ
（１，ｊ）±ｆ（Ｎ−２，ｊ）、…、ｆ（Ｎ／２−１，
ｊ）±ｆ（Ｎ／２−１，ｊ）｝を連続的に計算するプリ
プロセッシング回路と、前記第１のパスの修正項を受
け、該第１のパスの修正項を列単位で出力する直列／並
列回路と、該直列／並列回路から受けた前記第１のパス
の修正項を計算して、ｘ，ｙ＝０、…、Ｎ−１であると
きの、第１のパスの変換データｆ1 （ｘ，ｙ）を計算す
る計算回路と、前記第１のパスの変換データを受け、該
第１のパスの変換データを置換メモリに連続的に格納す
る並列／直列回路とを有する。
れば、ＤＣＴ回路においては、ｘ，ｙ＝０、…、Ｎ−１
であるときの、Ｎ×Ｎデータｆ（ｘ，ｙ）の順離散コサ
イン変換を行うためのＤＣＴ回路において、Ｎ×Ｎデー
タを受信し、ｊ＝０、…、Ｎ−１であるときの、第１の
パスの修正項｛ｆ（０，ｊ）±ｆ（Ｎ−１，ｊ）、ｆ
（１，ｊ）±ｆ（Ｎ−２，ｊ）、…、ｆ（Ｎ／２−１，
ｊ）±ｆ（Ｎ／２−１，ｊ）｝を連続的に計算するプリ
プロセッシング回路と、前記第１のパスの修正項を受
け、該第１のパスの修正項を列単位で出力する直列／並
列回路と、該直列／並列回路から受けた前記第１のパス
の修正項を計算して、ｘ，ｙ＝０、…、Ｎ−１であると
きの、第１のパスの変換データｆ1 （ｘ，ｙ）を計算す
る計算回路と、前記第１のパスの変換データを受け、該
第１のパスの変換データを置換メモリに連続的に格納す
る並列／直列回路とを有する。
【００４８】そして、前記プリプロセッシング回路は、
前記第１のパスの変換データを受け、ｉ＝０、…、Ｎ−
１であるときの、第２のパスの修正項｛ｆ1 （ｉ，０）
±ｆ 1 （ｉ，Ｎ−１）、ｆ1 （ｉ，１）±ｆ1 （ｉ，Ｎ
−２）、…、ｆ1 （ｉ，Ｎ／２−１）±ｆ1 （ｉ，Ｎ／
２−１）｝を連続的に計算し、前記直列／並列回路は、
前記第２のパスの修正項を受け、該第２のパスの修正項
を列単位で出力し、前記計算回路は、前記直列／並列回
路から受けた前記第２のパスの修正項に基づいて第２の
パスの変換データを計算し、前記並列／直列回路は、前
記第２のパスの変換データを受け、該第２のパスの変換
データをＮ×Ｎ変換データとして連続的に出力する。
前記第１のパスの変換データを受け、ｉ＝０、…、Ｎ−
１であるときの、第２のパスの修正項｛ｆ1 （ｉ，０）
±ｆ 1 （ｉ，Ｎ−１）、ｆ1 （ｉ，１）±ｆ1 （ｉ，Ｎ
−２）、…、ｆ1 （ｉ，Ｎ／２−１）±ｆ1 （ｉ，Ｎ／
２−１）｝を連続的に計算し、前記直列／並列回路は、
前記第２のパスの修正項を受け、該第２のパスの修正項
を列単位で出力し、前記計算回路は、前記直列／並列回
路から受けた前記第２のパスの修正項に基づいて第２の
パスの変換データを計算し、前記並列／直列回路は、前
記第２のパスの変換データを受け、該第２のパスの変換
データをＮ×Ｎ変換データとして連続的に出力する。
【００４９】この場合、第１のパスの修正項に基づいて
第１のパスの変換データｆ1 （ｘ，ｙ）を計算し、第２
のパスの修正項に基づいて第２のパスの変換データｆ2
（ｘ，ｙ）を計算するようになっているので、乗算を半
減することができる。したがって、ハードウェアコスト
を低くすることができるとともに、変換効率を高くする
ことができる。
第１のパスの変換データｆ1 （ｘ，ｙ）を計算し、第２
のパスの修正項に基づいて第２のパスの変換データｆ2
（ｘ，ｙ）を計算するようになっているので、乗算を半
減することができる。したがって、ハードウェアコスト
を低くすることができるとともに、変換効率を高くする
ことができる。
【図１】本発明の実施の形態におけるＤＣＴモードのデ
ータ流れ図である。
ータ流れ図である。
【図２】本発明の実施の形態におけるＩＤＣＴモードの
データ流れ図である。
データ流れ図である。
【図３】本発明の実施の形態におけるＤＣＴのデータシ
ーケンスを示す図である。
ーケンスを示す図である。
【図４】本発明の実施の形態におけるプリ／ポストプロ
セッシング回路の回路図である。
セッシング回路の回路図である。
【図５】本発明の実施の形態におけるＤＣＴモードにお
ける制御シーケンスを示す図である。
ける制御シーケンスを示す図である。
【図６】本発明の実施の形態におけるパイプラインＳＩ
ＭＤ ＤＣＴ／ＩＤＣＴ回路の回路図である。
ＭＤ ＤＣＴ／ＩＤＣＴ回路の回路図である。
【図７】本発明の実施の形態における四点内積回路の回
路図である。
路図である。
【符号の説明】 １０ プリプロセッシング回路 １２、２２ 直列／並列回路 １４、２４ 計算回路 １６、２６ 並列／直列回路 １８、２８ 置換ＲＡＭ ２０ ポストプロセッシング回路 ＡＳＵ 加算器 Ａ０〜Ａ７ ＲＯＭアキュムレータ ＣＰＡ 桁上げ伝搬加算器 ＣＳＡ０〜ＣＳＡ２ 桁上げ保存加算器 ＤＦＦ、Ｄ０〜Ｄ６、Ｄ０’〜Ｄ６’、Ｄ１１〜Ｄ１３
Ｄフリップフロップ ＲＯＭ０〜ＲＯＭ３ ＲＯＭテーブル
Ｄフリップフロップ ＲＯＭ０〜ＲＯＭ３ ＲＯＭテーブル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/14 G06T 1/20 H04N 7/30
Claims (15)
- 【請求項１】 ｘ，ｙ＝０、…、Ｎ−１であるときの、
Ｎ×Ｎデータｆ（ｘ，ｙ）の順離散コサイン変換を行う
ためのＤＣＴ回路において、（ａ）Ｎ×Ｎデータを受信
し、ｊ＝０、…、Ｎ−１であるときの、第１のパスの修
正項｛ｆ（０，ｊ）±ｆ（Ｎ−１，ｊ）、ｆ（１，ｊ）
±ｆ（Ｎ−２，ｊ）、…、ｆ（Ｎ／２−１，ｊ）±ｆ
（Ｎ／２−１，ｊ）｝を連続的に計算するプリプロセッ
シング回路と、（ｂ）前記第１のパスの修正項を受け、
該第１のパスの修正項を列単位で出力する直列／並列回
路と、（ｃ）該直列／並列回路から受けた前記第１のパ
スの修正項を計算して、ｘ，ｙ＝０、…、Ｎ−１である
ときの、第１のパスの変換データｆ1 （ｘ，ｙ）を計算
する計算回路と、（ｄ）前記第１のパスの変換データを
受け、該第１のパスの変換データを置換メモリに連続的
に格納する並列／直列回路とを有するとともに、（ｅ）
前記プリプロセッシング回路は、前記第１のパスの変換
データを受け、ｉ＝０、…、Ｎ−１であるときの、第２
のパスの修正項｛ｆ1 （ｉ，０）±ｆ1 （ｉ，Ｎ−
１）、ｆ1 （ｉ，１）±ｆ1 （ｉ，Ｎ−２）、…、ｆ1
（ｉ，Ｎ／２−１）±ｆ1 （ｉ，Ｎ／２−１）｝を連続
的に計算し、前記直列／並列回路は、前記第２のパスの
修正項を受け、該第２のパスの修正項を列単位で出力
し、前記計算回路は、前記直列／並列回路から受けた前
記第２のパスの修正項に基づいて第２のパスの変換デー
タを計算し、前記並列／直列回路は、前記第２のパスの
変換データを受け、該第２のパスの変換データをＮ×Ｎ
変換データとして連続的に出力することを特徴とするＤ
ＣＴ回路。 - 【請求項２】 前記プリプロセッシング回路は、ｊ＝
０、…、Ｎ−１であるときの、Ｎ×Ｎデータを、｛ｆ
（０，ｊ）、ｆ（Ｎ−１，ｊ）、ｆ（１，ｊ）、…、ｆ
（Ｎ／２−１，ｊ）、ｆ（Ｎ／２，ｊ）｝の順に受信
し、ｉ＝０、…、Ｎ−１であるときの、第１のパスの変
換データを、｛ｆ（ｉ，０）、ｆ（ｉ，Ｎ−１）、ｆ
（ｉ，１）、…、ｆ（ｉ，Ｎ／２−１）、ｆ（ｉ，Ｎ／
２）｝の順に受信する請求項１に記載のＤＣＴ回路。 - 【請求項３】 前記プリプロセッシング回路は、Ｎ×Ｎ
データを列単位で、又は第１のパスの変換データを行単
位で受信するための、直列に接続された複数のＤフリッ
プフロップ、及びＮ×Ｎデータ又はＤフリップフロップ
からの第１のパスの変換データを加算及び減算し、第１
のパスの修正項又は第２のパスの修正項を得るデータプ
ロセッサを備える請求項１に記載のＤＣＴ回路。 - 【請求項４】 前記計算回路は、第１のパスの修正項又
は第２のパスの修正項をそれぞれ格納するための複数の
レジスタ、及び該各レジスタに接続され、第１のパスの
変換データ又は第２のパスの変換データを計算する複数
のＲＯＭアキュムレータを備える請求項１に記載のＤＣ
Ｔ回路。 - 【請求項５】 前記各ＲＯＭアキュムレータは、第１の
パスの修正項又は第２のパスの修正項のビット区分に対
応する部分和をそれぞれ計算する複数のＲＯＭテーブ
ル、ビット区分に対応するすべての小計をそれぞれ加算
して部分和を計算する複数の桁上げ保存加算器、及び該
桁上げ保存加算器のすべての部分和をそれぞれ加算して
第１のパスの変換データ又は第２のパスの変換データを
得る複数の桁上げ伝搬加算器を備える請求項４に記載の
ＤＣＴ回路。 - 【請求項６】 前記直列／並列回路は、直列に接続され
た複数のＤフリップフロップを備える請求項１に記載の
ＤＣＴ回路。 - 【請求項７】 前記並列／直列回路は、直列に接続され
た複数のＤフリップフロップを備える請求項１に記載の
ＤＣＴ回路。 - 【請求項８】 Ｎ×Ｎデータの逆離散コサイン変換を行
うためのＩＤＣＴ回路において、（ａ）Ｎ×Ｎデータを
受信し、該Ｎ×Ｎデータを列単位で出力する直列／並列
回路と、（ｂ）該直列／並列回路からのＮ×Ｎデータを
受け、第１のパスの内積項を計算する計算回路と、
（ｃ）該計算回路に接続され、第１のパスの内積項を受
け、該第１のパスの内積項を連続的に出力する並列／直
列回路と、（ｄ）前記第１のパスの内積項を受け、該第
１のパスの内積項を列単位で加算及び減算してｊ＝０、
…、Ｎ−１であるときの、第１のパスの逆変換データ
｛Ｆ（０，ｊ）、Ｆ（Ｎ−１，ｊ）、Ｆ（１，ｊ）、
…、Ｆ（Ｎ／２−１，ｊ）、Ｆ（Ｎ／２，ｊ）｝を計算
し、該第１のパスの逆変換データを置換メモリに格納す
るポストプロセッシング回路とを有するとともに、
（ｅ）前記直列／並列回路は、第１のパスの逆変換デー
タを受信し、該第１のパスの逆変換データを行単位で出
力し、前記計算回路は、直列／並列回路から第１のパス
の逆変換データを受け、第２のパスの内積項を計算し、
前記並列／直列回路は、第１のパスの逆変換データに従
って第２のパスの内積項を連続的に出力し、前記ポスト
プロセッシング回路は、第２のパスの内積項を受けて列
単位で加算及び減算し、ｊ＝０、…、Ｎ−１であるとき
の、第２のパスの逆変換データ｛ｆ（０，ｊ）、ｆ（Ｎ
−１，ｊ）、ｆ（１，ｊ）、…、ｆ（Ｎ／２−１，
ｊ）、ｆ（Ｎ／２，ｊ）｝を計算し、該第２のパスの逆
変換データをＮ×Ｎ逆変換データとして保存することを
特徴とするＩＤＣＴ回路。 - 【請求項９】 前記直列／並列回路は、Ｎ×Ｎデータ及
び第１のパスの逆変換データを連続的に受信する請求項
８に記載のＩＤＣＴ回路。 - 【請求項１０】 前記ポストプロセッシング回路は、前
記第１のパスの内積項又は第２のパスの内積項を受信す
るために、直列に接続された複数のＤフリップフロッ
プ、及び第１のパスの内積項又は第２の内積項を加算及
び減算し、第１のパスの逆変換データ又はＮ×Ｎ逆変換
データを計算するデータプロセッサを備える請求項８に
記載のＩＤＣＴ回路。 - 【請求項１１】 前記計算回路は、Ｎ×Ｎデータ又は第
１のパスの逆変換データをそれぞれ列単位で格納するた
めの複数のレジスタ、及び該各レジスタに接続され、第
１のパスの内積項又は第２のパスの内積項を計算する複
数のＲＯＭアキュムレータを備える請求項８に記載のＩ
ＤＣＴ回路。 - 【請求項１２】 前記各ＲＯＭアキュムレータは、Ｎ×
Ｎデータ又は第１のパスの逆変換データのビット区分に
対応する部分和をそれぞれ計算する複数のＲＯＭテーブ
ル、ビット区分に対応するすべての小計をそれぞれ加算
して部分和を計算するための複数の桁上げ保存加算器、
及び該桁上げ保存加算器のすべての部分和をそれぞれ加
算して第１のパスの内積項又は第２のパスの内積項を得
る複数の桁上げ伝搬加算器を備える請求項１１に記載の
ＩＤＣＴ回路。 - 【請求項１３】 前記直列／並列回路は、直列に接続さ
れた複数のＤフリップフロップを備える請求項８に記載
のＩＤＣＴ回路。 - 【請求項１４】 前記並列／直列回路は、直列に接続さ
れた複数のＤフリップフロップを備える請求項８に記載
のＩＤＣＴ回路。 - 【請求項１５】 Ｎ×Ｎデータの順／逆離散コサイン変
換を行うためのＤＣＴ／ＩＤＣＴ回路において、（ａ）
ＤＣＴモードでは第１のパスの変換データが格納され、
ＩＤＣＴモードでは第１のパスの逆変換データが格納さ
れる置換メモリと、（ｂ）前記ＤＣＴモードではＮ×Ｎ
データ又は第１のパスの変換データを受信して加算及び
減算し、第１のパスの修正項又は第２のパスの修正項を
計算するプリ／ポストプロセッシング回路と、（ｃ）前
記ＤＣＴモードでは第１のパスの修正項又は第２のパス
の修正項を受け、前記ＩＤＣＴモードではＮ×Ｎデータ
又は第１のパスの逆変換データを受け、列単位で出力す
る直列／並列回路と、（ｄ）前記ＤＣＴモードでは、第
１のパスの修正項、又は前記直列／並列回路からの第２
のパスの修正項に基づいて第１のパスの変換データ又は
第２のパスの変換データを計算し、前記ＩＤＣＴモード
では、Ｎ×Ｎデータ、又は前記直列／並列回路からの第
１のパスの逆変換データに基づいて第１のパスの内積項
又は第２のパスの内積項を計算する計算回路と、（ｅ）
前記ＤＣＴモードにおいて、第１のパスの変換データ又
は第２のパスの変換データを受け、置換メモリに格納さ
れた第１のパスの変換データ、又はＮ×Ｎ変換データを
計算し、前記計算回路からの第１のパスの内積項又は第
２のパスの内積項を連続的に出力する並列／直列回路と
を有するとともに、（ｆ）前記プリ／ポストプロセッシ
ング回路は、ＩＤＣＴモードにおいて、第１のパスの内
積項又は第２のパスの内積項を受けて加算及び減算し、
置換メモリに格納された第１のパスの逆変換データ又は
Ｎ×Ｎ逆変換データを計算することを特徴とするＤＣＴ
／ＩＤＣＴ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW087100031A TW364269B (en) | 1998-01-02 | 1998-01-02 | Discreet cosine transform/inverse discreet cosine transform circuit |
| TW87100031 | 1998-01-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11203271A JPH11203271A (ja) | 1999-07-30 |
| JP2949498B2 true JP2949498B2 (ja) | 1999-09-13 |
Family
ID=21629291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25615598A Expired - Fee Related JP2949498B2 (ja) | 1998-01-02 | 1998-09-10 | Ｄｃｔ回路、ｉｄｃｔ回路及びｄｃｔ／ｉｄｃｔ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6038580A (ja) |
| JP (1) | JP2949498B2 (ja) |
| TW (1) | TW364269B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6584156B1 (en) * | 1998-07-17 | 2003-06-24 | Stream Machine Company | LSI Architecture and implementation of MPEG video codec |
| US6356993B1 (en) | 1999-10-26 | 2002-03-12 | Pyxsys Corporation | Dual aspect ratio PE array with no connection switching |
| US6728863B1 (en) | 1999-10-26 | 2004-04-27 | Assabet Ventures | Wide connections for transferring data between PE's of an N-dimensional mesh-connected SIMD array while transferring operands from memory |
| JP2001309386A (ja) * | 2000-04-19 | 2001-11-02 | Mitsubishi Electric Corp | 画像処理装置 |
| US6742010B1 (en) * | 2000-07-10 | 2004-05-25 | Advanced Micro Devices, Inc. | Dual-block discrete consine transform method |
| US6832232B1 (en) * | 2000-07-10 | 2004-12-14 | Advanced Micro Devices, Inc. | Dual-block inverse discrete cosine transform method |
| US6973469B1 (en) | 2001-02-01 | 2005-12-06 | Advanced Micro Devices, Inc. | Two-dimensional discrete cosine transform using SIMD instructions |
| TWI227840B (en) | 2003-12-03 | 2005-02-11 | Via Tech Inc | Method and apparatus for multiplying based on Booth's algorithm |
| US20060126726A1 (en) * | 2004-12-10 | 2006-06-15 | Lin Teng C | Digital signal processing structure for decoding multiple video standards |
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| US8934539B2 (en) * | 2007-12-03 | 2015-01-13 | Nvidia Corporation | Vector processor acceleration for media quantization |
| US8369638B2 (en) | 2008-05-27 | 2013-02-05 | Microsoft Corporation | Reducing DC leakage in HD photo transform |
| US8447591B2 (en) | 2008-05-30 | 2013-05-21 | Microsoft Corporation | Factorization of overlapping tranforms into two block transforms |
| US8275209B2 (en) | 2008-10-10 | 2012-09-25 | Microsoft Corporation | Reduced DC gain mismatch and DC leakage in overlap transform processing |
| TWI398781B (zh) * | 2009-08-03 | 2013-06-11 | Hon Hai Prec Ind Co Ltd | 離散餘弦轉換電路及裝置 |
| JP4746693B2 (ja) * | 2009-08-05 | 2011-08-10 | 株式会社東芝 | 情報送信装置 |
| TWI414186B (zh) * | 2009-08-12 | 2013-11-01 | Hon Hai Prec Ind Co Ltd | 離散余弦轉換及其逆轉換電路 |
| CN102256120B (zh) * | 2010-05-20 | 2013-05-08 | 炬力集成电路设计有限公司 | 一种视频解码中的整数反变换装置 |
| US10356440B2 (en) * | 2014-10-01 | 2019-07-16 | Qualcomm Incorporated | Scalable transform hardware architecture with improved transpose buffer |
| US11010338B2 (en) | 2017-04-06 | 2021-05-18 | Shanghai Cambricon Information Technology Co., Ltd | Data screening device and method |
| CN108733625B (zh) * | 2017-04-19 | 2021-06-08 | 上海寒武纪信息科技有限公司 | 运算装置及方法 |
| CN113542770B (zh) * | 2021-06-15 | 2023-11-03 | 杭州未名信科科技有限公司 | 一种dct变换方法及dct变换电路系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0557204A3 (en) * | 1992-02-21 | 1995-10-18 | Sony Corp | Discrete cosine transform apparatus and inverse discrete cosine transform apparatus |
| US5420811A (en) * | 1992-08-26 | 1995-05-30 | Sony Corporation | Simple quick image processing apparatus for performing a discrete cosine transformation or an inverse discrete cosine transformation |
| US5544091A (en) * | 1993-03-05 | 1996-08-06 | Casio Computer Co., Ltd. | Circuit scale reduction for bit-serial digital signal processing |
| JP3697717B2 (ja) * | 1993-09-24 | 2005-09-21 | ソニー株式会社 | ２次元離散コサイン変換装置および２次元逆離散コサイン変換装置 |
| JPH07152730A (ja) * | 1993-11-30 | 1995-06-16 | Toshiba Corp | 離散コサイン変換装置 |
-
1998
- 1998-01-02 TW TW087100031A patent/TW364269B/zh not_active IP Right Cessation
- 1998-02-23 US US09/027,941 patent/US6038580A/en not_active Expired - Fee Related
- 1998-09-10 JP JP25615598A patent/JP2949498B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11203271A (ja) | 1999-07-30 |
| TW364269B (en) | 1999-07-11 |
| US6038580A (en) | 2000-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990608 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |