KR0174084B1 - Mpeg-2 다채널 오디오 복호화기의 역변환기 - Google Patents

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Abstract

본 발명은 5.1 채널의 MPEG-2 다채널 오디오 복호화기에서 혼성 복호화된 다섯 개의 신호(L0, R0, T2, T3, T4)를 입력으로 하여 특정 복호화 변환에 의하여 원래의 신호(Lw,Rw,Cw,LSw,RSw)로 복원해 주는 역변환기에 관한 기술로, 이러한 역변환기는 DP와 TC의 제어 워드에 따라 덧셈과 뺄셈을 수행하여 5채널의 신호를 복원하며, 그 구성은 역변환을 수행하는 연산 및 제어 로직과 주어진 샘플링 주파수와 데이타에 대하여 특정 계수값에 의한 곱셈과 곱셈과 누적 연산을 수행하는 IIR 필터부로 구성하여, 프로로직(Prologic) 서라운드 변환에 의한 부호화된 신호도 복원 가능하게 하는 효과가 있다.

Description

MPEG-2 다채널 오디오 복호화기의 역변환기
본 발명은 MPEG-2 다채널 오디오 복호화기의 역변환기에 관한 것으로, 특히 혼성 복호화된 다섯개의 신호(L0,R0,T2,T3,T4)를 입력으로 하여 특정 복호화 변환에 의하여 원래의 신호(Lw,Rw,Cw,LSw,RSw)로 복원해 주는 MPEG-2 다채널 오디오 복호화기의 역변환기에 관한 것이다.
MPEG-2(Moving Picture Experts Group-2)는 오디오 신호 및 비디오 신호의 압축 표현 방법에 관한 국제 표준안을 제정하기 위하여 활동하고 있는 전문가들의 모임이다.
현재까지는 오디오 채널을 이용하는데 있어 오른쪽 채널과 왼쪽 채널의 2채널만을 사용하여 왔는데, MPEG-2가 활성화 되면서 5개의 채절을 사용하게 되었다.
따라서 현 시점에서는 5개의 채널을 지원하는 복호화기의 구현을 필요로 하고 있다.
본 발명에서는 상기에 기술한 바와 같은 종래 요구사항을 감안하여, 혼성 복소화된 다섯개의 신호(L0,R0,T2,T3,T4)를 입력으로 하여 이들을 원래의 신호(Lw,Rw,Cw,LSw,RSw)로 바꾸어 주는 MPEG-2 다채널 오디오 복호화기의 역변환기를 제공하는 것을 목적으로 한다.
표 1은 본발명에 적용되는 전송채널 할당에 대한 복호화 변환 테이블도.
표 2는 본발명에 적용되는 IIR 필터의 샘플링 주파수에 대한 계수값 테이블도.
제1도는 본발명에 의한 역변환기의 전체 구성도.
제2도는 제1도에 도시된 역변환기의 세부적인 구성도.
제3도는 제2도에 도시된 연산 및 제어로직의 구성도.
제4도는 제2도에 도시된 IIR 필터의 세부적인 구성도.
제5도는 제4도에 도시된 메모리의 세부적인 구성도.
* 도면의 주요부분에 대한 부호의 설명
10 : 채널 역변환기 20 : 연산 및 제어로직
21, 26, 31 : 메모리 22 : 레지스터
23, 32, 33 : 멀티플렉스 24, 36 : 덧셈기/뺄셈기
25, 35, 37 : 출력버퍼 27, 38 : 제어블럭
34 : 순차 곱셈기 30 : IIR 필터
상기와 같은 목적을 달성하기 위해, 본 발명에서 구현한 역변환기는 혼성 복호화된 다섯 개의 신호를 입력으로 하여 원래의 신호로 바꾸어 주기 위한 역변환 연산을 수행하는 연산 및 제어로직과, 상기 연산 및 제어로직으로 부터의 출력신호(Xn)를 입력으로 하여 저역 통과 필터를 통하여 필터링된 신호(yn)로 만들어 주는 IIR필터를 구비하였다.
상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
먼저 본 발명을 구현하기 위한 기본 논리를 설명하면 하기와 같다.
MPEG-2 오디오 채널의 조합은 3/2 배열을 이용한 5개의 채널을 사용한다. 즉, 전방 좌측(Left, 이하 'L'이라 함), 전방 우측(Right, 이하 'R'이라 함), 전방 중앙(Center, 이하 'C'라 함) 3개의 채널과 후방 좌측(Left Surround, 이하 'LS'라 함), 후방 우측(Right Surround, 이하 'RS'라 함) 2개의 채널로 구성된다.
또한, L0, R0 신호는 스테레오 왼쪽, 오른쪽 신호를 의미하며, T2, T3, T4는 다채널 신호 처리를 위한 3채널 신호를 의미한다.
Lw,Rw,Cw,LSw,RSw 신호에서 아래 첨자 w는 부호화기에서 가중치가 곱해진 신호를 나타낸다.
MPEG-2 계층 2는 MPEG-2 계층 1의 확장이며, 계층 1은 좌신호와 우신호의 두 채널만 갖고 있는 반면, 계층 2는 이 두 채널 이외에 세 채널을 더 갖고 있다.
계층 2는 과거 계층 1 시스템을 가진 사용자들을 위하여 계층 2의 다섯채널중 L0 채널과 R0 채널을 사용하여 계층 1을 갖고 있는 사용자가 계층 2의 소리를 들을 수 있게 하였다.
이러한 제약 때문에 L0 채널과 R0채널에는 계층 2에서 발생되는 다섯 채널의 신로가 모두 포함되어 있어야 하고, 이러한 신호를 만들기 위하여 게층 2의 부호화 과정에서는 채널간의 변환(matrixing)을 수행하여, L0채널과 R0채널의 신호를 만든다.
이러한 채널 변환에 대한 정보는 역변환 절차(Dematrix Procedure, 이하 'DP'라 함)와 전송채널할당(Transmission Channel Allocation, 이하 'TC'라 함)라는 두 변수에 담겨지게 된다.
복호화기에서는 채널 변환의 역과정으로 채널 역변환(dematrixing)을 수행하는데, 각각의 DP와 TC에 따른 역변환의 과정은 표1과 같으며, 덧셈과 뺄셈의 조합에 의해 구현된다.
DP='10'인 경우에, 표1을 보면 jSwbp라는 신호가 있는데, 이 신호는 jSw(=0.5*(jLSw + jRSw))의 저역 통과 필터링된 신호를 나타낸다. 그리고, 이 저역 통과 필터는 IIR필터로 구현되며, 왼쪽 서라운드 신호와 오른쪽 서라운드 신호의 평균값이 필터의 입력으로 들어가서 과거 두 샘플의 입력과 과거 두 샘플의 출력에 의하여 현재의 출력을 구하게 된다. 이러한 IIR필터의 전달 함수를 H(z)라 하면,
이다.
필터의 계수(a0, b0, b1, b2) 값은 샘플링 주파수에 따라 다르며, 표 2에 나타나 있다. 위의 전달 함수를 시간 영역에서 입력을 x(n), 출력을 y(n)이라 하면 그 입출력 관계식은
이다.
상기와 같은 이론을 바탕으로 본 발명에서 구현하고자 하는 역변환기를 설명 하기에 앞서 개략적인 MPEG-2에서의 복호화기 전체 구성과 그 기능을 설명한다.
MPEG-2 복호화기의 전체 복호 과전은 전처리기 수단과, 복호화기 수단과, 채널 역변환기 수단과, 역정규화기 수단과, 합성필터 수단으로 구분할 수 있으며, 상기 각 수단에 대해 간략히 설명하면, 전처리기 수단은 MPEG-2 부호화기를 통해 부호화된 MPEG-2 비트 스트림이 입력되면, 이 비트 스트림의 헤더 정보를 이용하여 스케일 인자(scale factor) 정보, 채널별 샘플 데이타, 제어 신호 등을 추출하여 현재 입력된 비트 스트림이 어떤 형태로 부호화 되었으며, 몇 개의 채널로 이루어진 데이타인지를 알 수 있게 해준다.
이어 상기에서 추출된 데이타 중 스케일 인자 정보와 채널별 샘플 데이타를 곱하여 채널값을 계산해 내는 복호화기 수단을 거친 다음 이 복호화기 수단에서 출력된 복호화된 5개의 채널 값(L0,R0,T2,T3,T4)에 대해 MPEG-2 IS에 명시된 가중치가 곱해진 원래의 값(Lw,Rw,Cw,LSw,RSw)으로 역변환시키는 채널 역변환기를 통과한다.
이때 채널 역변환기 내부에는 IIR필터가 존재하는데 이 필터는 입력된 채널값 중 돌비 프로-로직(Prologic)을 통해 부호화된 데이타를 역변환할 경우 이를 지원하는 역할을 한다.
상기 과정을 통해 역변환이 완료된 데이타는 역정규화기 수단으로 입력되어 정규화된 다음 합성필터를 거쳐 주파수 영역의 신호에서 기간 영역의 완전한 음으로 재생된다.
상기와 같은 각 수단 중 본 발명에서 다루는 부분은 상기 역변환기 수단에 대한 사항으로 이에 대해 상세히 설명한다.
본 발명에 따른 역변환기의 전체 구성은 제1도에 도시된 바와 같이, 상기 복호화기 수단에서 출력된 복호화된 다섯 개의 신호(L0,R0,T2,T3,T4)를 입력으로 하여 특정 복호화 변환에 의해서 원래의 신호(Lw,Rw,Cw,LSw,RSw)로 바꾸어 주기 위한 채널 역변환기(10)를 구비하였다.
제2도는 제1도에 도시된 역변환기(10)의 세부적인 구성도로서, 실제의 역변환연산을 수행하는 연산 및 제어 로직(20)과 xn(=jSw)을 저역 통과필터를 통과시켜 yn(=jSwbp)를 만들어 주는 IIR 필터(30) 부분으로 나눌 수 있다.
제3도는 제2도에 도시된 연산 및 제어로직(20)의 구성도로서, 역변환하려는 혼성 복호화된 신호를 입력으로 하여 저장하는 입력 메모리(21)와, 모든 채널의 정보 및 IIR 필터링된 신호인 yn을 저장하기 위한 레지스터(22)와, 상기 레지스터로 부터의 저장된 데이타를 선택하여 출력하는 멀티플렉스(23)와, 상기 연산 및 제어로직(20)의 출력신호(xn)와 상기 멀티플렉스(23)로 부터의 역변환할 데이타를 입력받아 덧셈 및 뺄셈을 수행하여 출력하는 덧셈 및 뺄셈기(24)와, 상기 덧셈기 및 뺄셈기(24)로 부터의 출력신호를 입력받아 IIR 필터로 입력하는 출력버퍼(25)와, 상기 멀티플렉스(23)로부터 출력되는 신호들을 순서대로 저장하는 출력 메모리(26)와, 상기 입력 메모리(21) 및 출력 메모리(26)로 어드레스를 공급하고, 상기 레지스터(22), 출려버퍼(25), 멀티플렉스(23), 덧셈기/뺄셈기(24)의 동작을 각각 제어하는 제어블럭(27)을 구비하였다.
그 동작을 살펴보면, 상기 연산 및 제어로직(20)에서는 두 변수(DP, TC)에 의해서 그에 해당하는 덧셈과 뺄셈을 수행하며, 또한 역변환의 전체적인 흐름을 결정해 주는 역할을 수행한다. 상기 입력 메모리(21)로부터 혼성 복호화(composite decoding)된 신호를 받아들이면, 먼저 xn을 계산하여 IIR 필터(30)로 하여금 yn을 계산하도록 명령을 내리며, IIR 필터 과정이 모두 끝나서 yn이 발생되면, 상기 연산 및 제어 로직(20) 블록은 L0,R0,T2,T3,T4,yn 신호들을 조합하여 변환되기 전의 신호인 Lw,Rw,Cw,LSw,RSw를 만들어 준다.
역변환을 수행하기 위해서는 모든 채널의 정보를 저장하고 있어야 하고, 또한 IIR 필터링된 신호인 yn도 저장하고 있어야 하기 때문에 전체 6개의 16비트 레지스터들(22)이 포함되어 있다.
이러한 레지스터들(22)에 대한 로딩과 출력의 결정은 제어 블록(27)에 의하여 이루어지며, 각 조건에 알맞는 레지스터 출력이 결정되면 이러한 값들은 덧셈기/뺄셈기(덧셈과 뺄셈을 수행)(24)로 들어가 역변환을 하게 된다. 상기 연산 및 제어 로직(20)의 첫번째 출력은 xn으로서, 이는 IIR 필터(30)의 입력으로 되며, IIR 필터링이 끝났다는 신호선과 함께 yn이 연산 및 제어로직(20)의 yn 레지스터로 들어가게 된다.
이러한 과정이 끝난 후에는 역변환 과정을 수행하여 원래의 변환되기 전의 신호들이 만들어지게 되고, 그 신호들은 나오는 순서되로 출력 메모리(26)에 저장되게 된다.
상기 제어 블록(27)은 이러한 일련의 동작을 수행하기 위한 순차적인 사이클을 발생시켜 주고, 또한 각 상황에 맞는 제어 신호들을 발생시켜 주는 역할을 수행한다.
제4도는 제2도에 도시된 IIR 필터(30)의 구성도로서, 이 IIR 필터는 상기에서도 언급한 바와 같이 돌비 프로-로직으로 부호화된 데이타에 대한 채널 역변환을 위해 필요로 되는 부분이다.
필터의 입력(xn)과 출력값(yn)을 저장하는 메모리(31)와, 상기 메모리(31)로 부터의 신호와 상기 연산 및 제어로직(20)으로 부터의 입력신호(xn)를 선택하여 출력하는 제1 멀티플렉스(32)와, 필터의 계수값을 입력으로 하여 선택적으로 출력하는 제2 멀티플렉스(33)와, 상기 제1, 제2 멀티플렉스(32,33)로 부터의 신호를 입력으로 하여 곱셈 연산한 신호를 출력하는 순차 곱셈기(34)와, 상기 순차 곱셈기(34)로 부터의 출력신호를 버퍼링하여 출력하는 출력버퍼(35)와, 상기 출력버퍼(35) 및 IIR 필터(30)로 부터의 출력신호를 덧셈 또는 뺄셈하여 출력하는 덧셈기/뺄셈기(36)와, 상기 덧셈기/뺄셈기(36)로 부터의 출력신호를 버퍼링하여 출력하는 출력버퍼(37)와, 상기 메모리(31)로 어드레스를 공급하고, 상기 제1, 제2 멀티플렉스(32,33), 순차 곱셈기(34), 덧셈기/뺄셈기(37)의 동작을 각각 제어하는 제어신호를 발생하는 제어블럭(38)을 구비하였다.
그 동작을 살펴보면, 상기 IIR 필터(30)는 저역 통과 필터링을 수행하는 블록으로 주어진 샘플링 주파수와 주어진 데이타에 대하여 특정 계수값에 의한 곱셈과 누적 연산(accumulation)을 수행한다.
이 저역 통과 필터에서는 필터링을 수행하기 위해서는 과거의 값들을 필요로 하기 때문에, 이 블록은 외부에 메모리(31)를 두어 과거의 값들을 저장한다. 주어진 샘플링 주파수에 대한 게수값들을 양수로 취할 경우, 11비트의 계수를 사용하여 정보의 손실 없이 곱셈을 수행할 수 있다.
그래서, 여기에 사용된 곱셈기(34)는 16 비트 signed와 11 비트 unsigned의 곱셈을 수행하도록 설계하였다. 그리고, 계수가 음수인 경우와 뺄셈을 수행하게 되는 경우를 위하여 덧셈과 뺄셈을 수행할 수 있는 누적연산기(accumulator)(36)를 사용하였다.
상기 순차 곱셈기(36)의 xin 입력은 필터의 계수 값으로 고정되어 있으며, 각 샘플링 주파수에 따라 제어신호에 의하여 결정되게 된다. 이렇게 결정된 계수와, ain 으로 들어오는 값들이 곱해져서 하나의 값이 나오게 되고, 이러한 값들이 덧셈기/뺄셈기(36)에서 서로 더하거나 빼서 하나의 필터 출력값을 얻는다.
이러한 계산이 모두 끝나면 연산 및 제어로직(20)에게 필터링이 끝났음을 알리게 되고, 자신은 현재의 입력과 출력값을 메모리(31)에 저장하여, 다음의 필터링과정에서 과거값으로 사용할 수 있도록 한다.
제5도는 제4도에 도시된 메모리(31)의 구성도로서, 전달 함수 y(n)식에서 볼수 있듯이 이 필터에는 두 개의 과거 입력과 두 개의 과거 출력을 위한 네 개의 메모리 블록으로 구성되어 있다.
상기 메모리(31)는 네 개의 메모리 블록을 사용하기 위하여 두 개의 어드레스(A1,A0)를 사용하고 있다. 메모리 블록 a, b, c, d는 각각 어드레스 '00', '01', '10', '11'에 해당한다. 이러한 어드레스 발생은 내부 카운터와 역변환기의 메모리 블록을 나타내 주는 어드레스(A2)에 의하여 디코딩된다. 사용된 내부 카운터는 두 비트로서 '00', '01', '10', '11'로 진행된다. A2 = '0'인 경우에는 내부 카운터가 그대로 어드레싱되어 블록 a, b, c, d 순으로 메모리를 엑세스하게 된다. 이 경우 각각의 블록은 y(n-2), y(n-1), x(n-1), x(n-2)를 지정하게 된다.
모든 계산이 끝나면 카운터는 '11'로 되어 있다. 그리고, 어드레스도 '11'(블럭d)를 가리킨다. 이때, 필터는 내부에 저장되어 있는 현재의 입력값을 이 번지에 저장하게 된다. 그리고, 카운터의 모든 비트에 역(inverse)을 취하여 그 때의 번지('00';블럭 a)에 현재의 필터 출력값을 저장하게 된다. 이러한 과정을 모든 서브밴드 신호에 대하여 수행하게 되면, 다음 샘플의 수행에 있어서는 메모리 블록 a, b, c, d는 각각 y(n-1), y(n-2), x(n-2), x(n-1)을 가리키게 된다.
다음 샘플의 수행시에는 A2 = '1'을 갖는다. A2 = '1'인 경우에는 대부분의 수행이 A2 = '0'인 경우와 동일하고, 단지 A0만이 카운터의 하위 비트에 역(inverse)을 취한 값으로 디코딩된다. 이렇게 될 경우 어드레스는 '01', '00', '00', '01'순으로 진행하게 되고, 결국 메모리 블록을 by{(n-2)}, ay{(n-1)}, dx{(n-1)}, cx{(n-2)}의 순으로 엑세스하게 된다. 그리고, 계산이 끝난 후에는 어드레스 '10'(블럭 c)에 현재의 입력을 저장하고, 어드레스 '01(블럭 b)에 현재의 출력을 저장한다. 이러한 과정을 모든 서브밴드 신호에 대하여 수행하게 되면, 다음 샘플의 수행에 있어서는 메모리 블록 a, b, c, d는 각각 y(n-2), y(n-1), x(n-1), x(n-2)를 가리키게 되어 다시 A2 = '0'인 경우에 대하여 필터를 구동시킬 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명에 따른 MPEG-2 다채널 오디오 복호화기의 역변환기는 혼성 복호화된 다섯 개의 신호(L0, R0, T2, T3, T4)를 입력으로 하여 특정 복호화 변화에 의하여 원래의 신호(Lw,Rw,Cw,LSw,RSw)로 복원해 주는 효과가 있다.
아울러 본 발명의 바람직한 실시에들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 복호화기를 통해 입력된 혼성 복호화된 다섯 개의 신호를 입력으로 하여 원래의 신호로 바꾸어 주기 위한 역변환 연산을 수행하는 연산 및 제어로직과, 상기 연산 및 제어로직으로 부터의 출력신호(Xn)를 입력으로 하여 저역 통과 필터를 통하여 필터링된 신호(yn)로 만들어 주는 IIR 필터를 포함하여 구성하는 것을 특징으로 하는 MPEG-2 다채널 오디오 복호화기의 역변환기.
  2. 제1항에 있어서, 상기 연산 및 제어로직은, 역변환하려는 혼성 복호화된 신호를 입력으로 하여 저장하는 입력 메모리와, 모든 채널의 정보 및 상기 IIR 필터링된 신호 (yn)를 저장하기 위한 레지스터와, 상기 레지스터로 부터의 저장된 데이타를 선택하여 출력하는 멀티플렉스와, 살기 연산 및 제어로직의 출력신호(xn)와 상기 멀티를렉스로 부터의 역변환할 데이타를 입력받아 덧셈 및 뺄셈을 수행하여 출력하는 덧셈 및 뺄셈기와, 상기 덧셈기 및 뺄셈기로 부터의 출력신호를 입력하여 IIR 필터로 입력하는 출력버퍼와, 상기 멀티플렉스로부터 출력되는 신호들을 순서대로 저장하는 출력 메모리와, 상기 입력 메모리 및 출력 메모리로 어드레스를 공급하고, 상기 레지스터, 출력버퍼, 멀티플렉스, 덧셈기/뺄셈기의 동작을 각각 제어하는 제어블럭을 포함하여 구성하는 것을 특징으로 하는 MPEG-2 다채널 오디오 복호화기의 역변환기.
  3. 제2항에 있어서, 상기 레지서터는 전체 6개의 16비트 레지스터를 포함하여 구성한 것을 특징으로 하는 MPEG-2 다채널 오디오 복호화기의 역변환기.
  4. 제1항에 있어서, 상기 IIR 필터는, 필터의 입력(xn)과 출력값(yn)을 저장하는 메모리와, 상기 메모리로 부터의 신호와 상기 연산 및 제어로직으로 부터의 입력신호(xn)를 선택하여 출력하는 제1 멀티플렉스와, 필터의 계수값을 입력으로 하여 선택적으로 출력하는 제2 멀티플렉스와, 상기 제1, 제2 멀티플렉스로 부터의 신호를 입력으로 하여 곱셈 연산한 신호를 출력하는 순차 곱셈기와, 상기 순차 곱셈기로 부터의 출력신호를 버퍼링하여 출력하는 출력버퍼와, 상기 출력버퍼 및 IIR 필터로 부터의 출력신호를 덧셈 또는 뺄셈하여 출력하는 덧셈기/뺄셈기와, 상기 덧셈기/뺄셈기로 부터의 출력신호를 버퍼링하여 출력하는 출력버퍼와, 상기 메모리로 어드레스를 공급하고, 상기 제1, 제2 멀티플렉스, 순차 곱셈기, 덧셈기/뺄셈기의 동작을 각각 제어하는 제어신호를 발생하는 제어블럭을 포함하여 구성하는 것을 특징으로 하는 MPEG-2 다채널 오디오 복호화기의 역변환기.
  5. 제4항에 있어서, 상기 순차 곱셈기는 16비트 signed와 11비트 unsigned의 곱셈을 수행하는 것을 특징으로 하는 MPEG-2 다채널 오디오 복호화기의 역변환기.
  6. 제4항에 있어서, 상기 메모리는 두 개의 과거 입력과 두 개의 과거 출력을 저장하기 위한 네 개의 메모리 블록을 포함하여 구성한 것을 특징으로 하는 MPEG-2 다채널 오디오 복호화기의 역변환기.
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* Cited by examiner, † Cited by third party
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KR100287366B1 (ko) * 1997-11-24 2001-04-16 윤순조 엠피이지 방식을 이용한 휴대용 음향 재생장치 및 방법
JP3802219B2 (ja) * 1998-02-18 2006-07-26 富士通株式会社 音声符号化装置
US7447321B2 (en) 2001-05-07 2008-11-04 Harman International Industries, Incorporated Sound processing system for configuration of audio signals in a vehicle
US7451006B2 (en) * 2001-05-07 2008-11-11 Harman International Industries, Incorporated Sound processing system using distortion limiting techniques
US6804565B2 (en) * 2001-05-07 2004-10-12 Harman International Industries, Incorporated Data-driven software architecture for digital sound processing and equalization
JP4744874B2 (ja) * 2002-05-03 2011-08-10 ハーマン インターナショナル インダストリーズ インコーポレイテッド サウンドの検出および特定システム
US7974713B2 (en) 2005-10-12 2011-07-05 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Temporal and spatial shaping of multi-channel audio signals
CN101556799B (zh) * 2009-05-14 2013-08-28 华为技术有限公司 一种音频解码方法和音频解码器

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5463424A (en) * 1993-08-03 1995-10-31 Dolby Laboratories Licensing Corporation Multi-channel transmitter/receiver system providing matrix-decoding compatible signals

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