KR0175732B1 - 다채널 오디오 디코더의 역정규화장치 및 그의 역정규화방법 - Google Patents

다채널 오디오 디코더의 역정규화장치 및 그의 역정규화방법 Download PDF

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Abstract

본 발명은 다채널 오디오 디코더의 역정규화장치 및 그의 역정규화방법에 관한 것으로, 특히 MPEG-2 다채널 오디오 디코더에서 다채널 처리로 인해 특정 레벨로 정규화(normalization)된 각 채널 신호를 원래의 크기로 바꾸기 위하여 역정규화(denormalization)하는 과정을 한 번의 곱셈 연산으로 이루어질 수 있도록 하므로써, 조작 과정이 간단하고 시간을 단축시킬 수 있는 효과가 있다.

Description

다채널 오디오 디코더의 역정규화장치 및 그의 역정규화방법
본 발명은 다채널 오디오 디코더의 역정규화장치 및 그의 역정규화방법에 관한 것으로, 특히 MPEG-2 다채널 오디오 디코더에서 다채널 처리로 인해 특정 레벨로 정규화(normalization)된 각 채널 신호를 원래의 크기로 바꾸기 위하여 역정규화(denormalization)하는 장치 및 그의 역정규화방법에 관한 것이다.
MPEG-2(Moving Picture Experts Group-2)는 오디오 신호 및 비디오 신호의 압축표현방법에 관한 국제 표준안을 제정하기 위하여 활동하고 있는 전문가들의 모임이다.
일반적으로, 다채널 오디오 디코더의 역정규화장치는 MPEG-2 계층 1,2 다채널 오디오 디코더에서 다채널 처리를 수행하려면 채널 디매트릭싱(dematrixing) 과정이 필요하며, 이러한 과정을 거친 각 채널의 신호들은 특정 레벨로 정규화된 값을 취하고 있으며, 이 신호들을 원래의 크기로 바꾸기 위해서는 각 채널에 소정 값을 곱해주어야 하는데, 이러한 역할을 하는 장치이다.
이전 인코딩 과정에서 신호에 곱해진 정규화 인자들을 디코더 입력의 헤더부분에 그 정보를 포함시키게 되는데, 이때 정규화 인자의 값은 디매트릭싱 장치와 각 채널에 따라 정해진 값을 취하고 있다.
즉 역정규화장치에서는 디매트릭싱 장치와 각 신호들이 어느 채널에 속하는 가를 판별하여 그에 해당하는 역정규화인자를 곱하게 된다.
표 1은 이러한 인자의 값을 나타내는데, 역정규화를 행할려면 역 가중인자(inverse weighting factor)와 역정규화인자에 대한 2번의 곱셈이 수행되어야 하는데, 이러한 점은 장치의 설계시 복잡하게 되는 문제점이 있다.
또한, 현재까지는 오디오 채널을 이용하는데 있어 오른쪽 채널과 왼쪽 채널의 2채널만을 사용하여 왔는데, MPEG-2가 활성화되면서 5개의 채널을 사용하게 되었다.
따라서 현 시점에서는 5개의 채널을 지원하는 역정규화장치 및 그 방법 구현을 필요로 하고 있다.
본 발명은 상기에 기술한 바와 같은 종래 문제점 및 요구사항을 해결하기 위해, 한 번의 곱셈 연산으로 역정규화가 가능한 다채널 오디오 디코더의 역정규화장치 및 그의 역정규화방법을 제공하는 것을 목적으로 한다.
제1도는 본 발명의 일실시예에 따른 다채널 오디오 디코더의 역정규화장치의 개략 구성도.
제2도는 제1도에 도시된 역정규화장치의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
11 : 역 정규화 장치 21 : 룸
22 : 곱셈기 23 : 제어부
24 : 입력 메모리 25 : 레지스터
26,27,28 : 멀티플렉서(MUX) 29 : 출력 메모리
상기와 같은 목적을 달성하기 위하여, 다채널 오디오 디코더의 역정규화장치에 있어서, 한 번의 곱셈으로 역정규화를 수행하기 위해; 역정규화하려는 데이터에 곱해지는 정보로,(역가중인자×역정규화인자)의 결과(역정규화정보)를 저장하는 역정규화정보 저장수단과; 상기 역정규화하려는 데이터 및 역정규화 정보를 입력받아 곱셈 연산하여 출력하는 곱셈기와; 상기 곱셈기의 연산과정을 제어하며, 이 곱셈기에서 출력된 곱셈 결과를 한 비트 쉬프트하여 역정규화된 값으로 사용하게 하는 제어부를 포함하여 구성하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위하여, 다채널 오디오 디코더의 역정규화 방법에 있어서, 한 번의 곱셈으로 역정규화를 수행하기 위해; 역정규화 하려는 데이터를 입력하는 단계와; 상기 역정규화하려는 데이터에 곱해지는 정보로,(역가중인자×역정규화인자)의 결과(역정규화정보) 데이터를 생성하여 저장하는 단계와; 상기 역정규화하려는 데이터가 입력되면, 이에 곱해질 역정규화 정보를 추출하는 단계와; 상기 역정규화하려는 데이터 및 추출된 역정규화 정보를 곱하는 단계를 포함하여 역정규화를 수행하는 것을 특징으로 한다.
상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하며, 이에 앞서 5개의 채널을 사용하는 개략적인 MPEG-2에서의 복호화기 전체 구성과 그 기능을 설명한다.
MPEG-2 복호화기의 전체 복호 과정은 전처리기 수단과, 복호화기 수단과, 채널 역변환기 수단과, 역정규화기 수단과, 합성필터 수단으로 구분할 수 있으며, 상기 각 수단에 대해 간략히 설명하면, 전처리기 수단은 MPEG-2 복호화기를 통해 부호화된 MPEG-2 비트 스트림이 입력되면, 이 비트 스트림의 헤더 정보를 이용하여 스케일 인자(scale factor) 정보, 채널별 샘플 데이터, 제어 신호 등을 추출하여 현재 입력된 비트 스트림이 어떤 형태로 부호화 되었으며, 몇 개의 채널로 이루어진 데이터인지를 알 수 있게 해준다.
이어 상기에서 추출된 데이터 중 스케일 인자 정보와 채널별 샘플 데이터를 곱하여 채널값을 계산해 내는 복호화기 수단을 거친 다음 이 복호화기 수단에서 출력된 복호화된 5개의 채널 값(L0,R0,T2,T3,T4)에 대해 MPEG-2 IS에 명시된 가중치가 곱해진 원래의 값(LW,RW,CW,LSW,RSW)으로 역변환시키는 채널 역변환기를 통과한다.
이때 채널 역변환기 내부에는 IIR필터가 존재하는데 이 필터는 입력된 채널 값 중 돌비 프로-로직(Prologic)을 통해 부호화된 데이터를 역변환할 경우 이를 지원하는 역할을 한다.
상기 과정을 통해 역변환이 완료된 데이터는 역정규화기 수단으로 입력되어 정규화된 다음 합성필터를 거쳐 주파수 영역의 신호에서 시간 영역의 완전한 음으로 재생된다.
상기와 같은 각 수단 중 본 발명에서 다루는 부분은 상기 역정규화기 수단에 대한 사항으로 이에 대해 상세히 설명한다.
제1도는 본 발명의 일실시예에 따른 역정규화장치의 개략 구성도이고, 제2도는 제1도에 도시된 역정규화장치의 블록도이다.
본 발명의 역정규화장치는 역정규화하려는 데이터에 곱해질 역정규화 정보를 저장하고 있는 룸(21)과; 상기 역정규화하려는 데이터를 입력받아 저장하는 입력 메모리(24)와; 상기 입력 메모리(24)의 출력 데이터를 적합한 동기를 맞추어 출력하는 레지스터(25)와; 상기 룸(21)에 저장되어 있는 하나 이상의 역정규화 정보 중 상기 입력 데이터에 대응하는 일 역정규화 정보를 선택하여 출력하는 제1멀티플렉서(26)와; 상기 레지스터(25)로부터 상기 역정규화하려는 데이터와, 상기 제1멀티플렉서(26)로부터 역정규화 정보를 입력받아 곱셈 연산하여 출력하는 순차 곱셈기(22)와; 상기 룸(21) 및 순차 곱셈기(22)의 동작을 제어하는 제어부(23)와; 상기 곱셈기(22)의 출력 데이터를 저장하기 위한 출력 메모리(29)를 포함하여 구성한다.
상기 순차 곱셈기(22)는 16비트의 부호(signed)수와 비부호(unsigned)수의 곱셈을 수행한다. 상기 표 1에서 역정규화정보인 두 인자, 즉 역가중인자(A)와 역정규화인자(B)를 곱할 경우, 1인 경우를 제외하면 모두 5가지의 계수조합, 즉 1+, 2+, 1.5+0.5, 3+, 1+1.5가 나온다.
이 조합은 최대값이 4와 8 사이에 존재하므로 소숫점 이하를 15비트로 하고 비부호수를 사용할 경우 정수부분이 3비트가 필요하므로 총 18비트가 필요하게 된다. 그리고 입력으로 들어오는 각 채널의 값들을 소숫점 이하 15비트 값에 부호수 1비트를 더한 16비트를 사용한다.
일반적으로 역정규화된 신호들을 -1과 1의 범위를 넘지 않기 때문에 여기서는 소숫점 이상으로는 한 비트만 취하여 결과를 얻어낼 수 있다. 그리고 출력으로 총 16비트를 요구하기 때문에 전체적으로 소숫점 이상 1비트와 소숫점 이하 15비트를 출력으로 취하게 된다.
상기 제어부(23)는 메모리 어드레스를 결정하는 어드레스 디코딩 제어로직과; 상기 입력 메모리(24)로부터 데이터의 입력을 결정하는 입력 제어로직과; 역정규화된 결과치를 상기 출력 메모리(29)에 저장하는 출력제어로직과; 디매트릭싱 과정을 결정하는 디매트릭싱 제어로직과; 입력 데이터에 곱해지는 인자의 값을 결정하는 인자 결정 제어로직과; 출력값을 결정하는 출력결정 제어로직을 포함하여 구성한다.
어드레스 디코딩에서 역정규화하는 32개의 서브밴드(subband)를 단위로 동작하도록 되어 있으며(5비트), 서로 다른 2개의 디코딩 장치가 하나의 메모리를 공유하기 때문에 두 장치간의 메모리 공유로 인한 비지(busy)를 막기 위하여, 상기 하나의 메모리를 2개 영역으로 나누어 각 2개의 메모리 영역(2개의 페이지)으로 사용하며(1비트), 5개의 채널과 1개의 제어워드를 위하여 이러한 메모리들이 6개 사용된다(3비트).
따라서 이러한 조건을 만족하는 어드레스를 디코딩하기 위하여 총 9비트의 어드레스 제어부가 사용된다.
어드레스가 입력인지 출력인지를 구분하기 위하여 입력_인에이블신호(in-enable)와 출력_인에이블신호(out-enable)가 사용되고 있으며, 하나가 아닌 2개의 신호가 사용되는 이유는 메모리가 사용되지 않는 경우에 두 메모리, 즉 입력 메모리(24) 및 출력 메모리(29)가 모두 디스에이블되므로써 불필요한 전력 소비를 방지하기 위한 것이다.
입력_인에이블신호가 하이인 경우 입력 메모리(24)로부터 데이터가 나오게 되는데, 이 데이터는 로드신호와 클럭에 의하여 입력에 래치되며, 출력_인에이블신호가 하이인 경우는 그 출력이 출력 메모리(29)에 저장된다.
외부로부터 매스터인(master-in)신호가 하이로 되면 32개의 서브밴드에 대한 역정규화 과정이 수행된다. 이때 역정규화되는 순서는 각 서브밴드 순으로 실행된다. 즉, 하나의 서브밴드에 대하여 먼저 디매트릭싱 과정이 판별된 후 Lw, Rw, Cw, LSw, RSw 순으로 역정규화가 수행되고, 다시 다음 서브밴드에 대하여 상기 과정이 수행된다. 그리고 32개의 서브밴드에 대하여 역정규화가 모두 끝나면 다음 매스터인신호가 들어올 때까지 역정규화 장치는 초기상태로 유지된다. 다시 매스터인신호가 들어오면 전 단계와 다른 메모리 페이지에 대하여 상기와 동일한 과정이 수행된다.
디매트릭스 과정을 결정하기 위하여 어드레스 디코딩부에서 3비트의 어드레서는 제어워드와 각 채널의 메모리가 어드레싱하는데, 0인 경우에는 제어워드를 가리키게 된다. 즉 이 때 메모리로부터 입력받는 데이터는 디매트릭스 과정에 대한 정보를 가지고 있다. 이 정보는 제어부(23)내의 디매트릭스_과정 신호에 래치되고, 하나의 서브밴드에 대하여 일정하게 유지되어 각각의 채널에 대한 역정규화가 수행되면서 계속해서 이 값이 참조된다. 그리고 주어진 디매트릭스 과정에 대하여 각 채널에 맞는 역정규화정보(xin)가 표 1에 주어진 값으로 결정된다.
표 1에 나타낸 바와 같이 두 인자를 곱한 값은 총 5개가 있는데, 여기서는 5개의 값이 모두 사용되지 않고 4개의 값이 사용된다.
1.5+0.5, 3+는 이진수로 표현될 경우 한 비트 쉬프트 관계에 있음을 알 수 있다. 그래서 본 발명의 역정규화장치에서는 x0(1+), x1(2+), x2(3+), x3(1+1.5) 4개의 데이터만이 순차 곱셈기(22)의 입력으로 사용되고 1.5+0.5를 입력으로 사용해야 하는 경우에는 대신 3+를 입력으로 사용하고, 순차 곱셈기(22)에서 나온 곱셈 결과 한 비트 쉬프트되어 역정규화된 값으로 사용된다.
역정규화정보(xin)를 선택하는 제어신호는 2비트 셀_xin을 사용하고 있다. 디매트릭스_과정 신호가 0 또는 10인 경우 Lw와 Rw에 대해서는 셀_xin=0(x0)를, Cw와 LSw, RSw에 대해서는 셀_xin=1(x1)으로 디코딩된다.
그리고 디매트릭스_과정 신호가 1인 경우 Lw와 Rw, LSw, RSw에 대해서는 셀_xin=10(x2)를, Cw에 대해서는 셀_xin=11(x3)로 디코딩된다. 디매트릭스_과정 신호가 11인 경우에는 역정규화정보(xin)의 값이 '1'이기 때문에 곱셈이 수행되지 않고 입력값이 바로 출력단으로 보내진다.
순차 곱셈기(22)의 모든 입력 데이터가 준비되면 주어진 입력데이타(ain)와 선택된 역정규화정보(xin)를 곱하여 결과치(p)를 얻는다.
이 때 곱셈의 시작을 알리는 신호로서 제어부(23)는 순차 곱셈기(22)에 시작 신호펄스를 한 클럭 주기 동안 하이로 유지시켜 준다. 그러면 순차 곱셈기(22)는 입력데이타(ain)와 역정규화정보(xin)를 내부로 래치하여 곱셈을 수행하고, 곱셈이 종료되면 준비신호를 하이로 하여 제어부에 곱셈이 종료되었음을 알려준다.
순차 곱셈기(22)로부터 나오는 출력치(p)는 소숫점 이하 30비트와 소숫점 이상 4비트로 나타내게 된다. 그러나 일반적으로 역정규화된 값은 -1과 1의 범위를 넘지 않고 또한 우리가 원하는 출력의 비트수가 16비트이므로 p로부터 소숫점 이상의 값으로 1비트만을 취하고 소숫점 이하의 값으로 특별한 가중치가 없는 경우 31번째 비트로부터 16번째 비트까지를 취하면 된다.
그러나 디매트릭스_과정 신호가 1이고 채널이 Lw, Rw인 경우에는 입력되는 곱셈기(22)의 값이 원래의 값에 2배된 값이므로 이 때의 출력치는 다시 1/2배해 주어야 한다. 그래서 이 경우에는 출력치(p)의 32번째 비트로부터 17번째 비트까지를 출력으로 선택하게 된다. 전자의 경우 셀_쉬프트=0 후자의 경우 셀_쉬프트='1'로 세팅되어 출력(pout)이 결정된다.
디매트릭스_과정 신호가 11인 경우에는 입력된 데이터가 출력으로 바로 나가게 된다. 그외의 경우에는 pout이 출력으로 나가게 된다. 이를 결정하기 위하여 신호가 사용되는데 디매트릭스_과정 신호가 11인 경우에는 셀_아웃='0'으로 하여 입력 데이터가 출력으로 나가게 되고 그 밖의 경우에는 셀_아웃='1'로 하여 pout이 출력으로 나가게 된다.
이상에서 상세히 설명한 바와 같이 본 발명은 한 번의 곱셈 연산으로 역정규화를 행할 수 있으므로 조작 과정이 간단하고 시간을 단축할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개선된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 다채널 오디오 디코더의 역정규화장치에 있어서, 한 번의 곱셈으로 역정규화를 수행하기 위해; 역정규화하려는 데이터에 곱해지는 정보로,(역가중인자×역정규화인자)의 결과(역정규화정보)를 저장하는 역정규화정보 저장수단과; 상기 역정규화하려는 데이터 및 역정규화 정보를 입력받아 곱셈 연산하여 출력하는 곱셈기와; 상기 곱셈기의 연산과정을 제어하며, 이 곱셈기에서 출력된 곱셈 결과를 한 비트 쉬프트하여 역정규화된 값으로 사용하게 하는 제어부를 포함하여 구성하는 것을 특징으로 하는 다채널 오디오 디코더의 역정규화장치.
  2. 제1항에 있어서, 상기 역정규화정보 저장 수단에 저장되어 있는 하나 이상의 역정규화 정보 중 상기 역정규화하려는 데이터에 대응하는 일 역정규화정보를 선택하여, 상기 곱셈기로 출력하는 제1멀티플렉서와; 상기 곱셈기의 출력 데이터를 저장하기 위한 출력 메모리를 더 구비하는 것을 특징으로 하는 다채널 오디오 디코더의 역정규화장치.
  3. 제1항에 있어서, 상기 역정규화정보 저장 수단에 저장되는 데이터는 1+, 2+, 3+, 1+1.5데이터이며, 상기 저장된 데이터를 이용하여 곱셈 연산을 수행하는 곱셈기의 제어는 상기 역정규화정보 저장 수단에 저장된 데이터만을 상기 곱셈기의 입력으로 사용하고, 1.5+0.5를 입력으로 사용해야 하는 경우에는 대신 3+를 곱셈기의 입력으로 사용하도록 제어하는 것을 특징으로 하는 다채널 오디오 디코더의 역정규화장치.
  4. 제1항에 있어서, 서로 다른 두 개의 디코딩 장치가 하나의 메모리를 공유하므로 인해 발생되는 비지(busy)를 방지하기 위해; 상기 하나의 메모리를 각각 두 개의 메모리 영역으로 분할하고, 이 분할된 메모리 영역을 상기 디코딩 장치들이 억세스할 수 있도록 제어하는 어드레스 디코딩 제어 로직부와; 상기 분할된 각 메모리 영역에서 소모되는 전력 소모를 줄이기 위해, 각 메모리 영역의 액티브 상태를 결정하는 인에이블 신호를 입력하는 입/출력 어드레스 포트를, 메모리 영역에 각각 더 구비하는 것을 특징으로 하는 다채널 오디오 디코더의 역정규화장치.
  5. 다채널 오디오 디코더의 역정규화 방법에 있어서, 한 번의 곱셈으로 역정규화를 수행하기 위해; 역정규화 하려는 데이터를 입력하는 단계와; 상기 역정규화하려는 데이터에 곱해지는 정보로,(역가중인자×역정규화인자)의 결과(역정규화정보) 데이터를 생성하여 저장하는 단계와; 상기 역정규화하려는 데이터가 입력되면, 이에 곱해질 역정규화 정보를 추출하는 단계와; 상기 역정규화하려는 데이터 및 추출된 역정규화 정보를 곱하는 단계를 포함하여 역정규화를 수행하는 것을 특징으로 하는 다채널 오디오 디코더의 역정규화방법.
  6. 제5항에 있어서, 상기 역정규화정보 데이터 저장 과정에서 저장되는 데이터는 1+, 2+, 3+, 1+1.5이며, 이 역정규화정보 저장 수단에 저장된 데이터만을 상기 곱셈기에서 곱해질 역정규화 정보로 추출하고, 이 역정규화정보 추출 중 1.5+0.5를 입력으로 사용해야 하는 경우에는 대신 3+값을 역정규화정보로 추출하는 것을 특징으로 하는 다채널 오디오 디코더의 역정규화방법.
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