JP3291295B2 - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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- Japan
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- digital signal
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Description
【発明の詳細な説明】 〔産業上の利用分野】 本発明は、供給されるデジタル信号の演算処理を行う
ようなデジタル信号処理装置に関する。
ようなデジタル信号処理装置に関する。
本発明は、供給されるデジタル信号の演算を行うよう
なデジタル信号処理装置において、該デジタル信号処理
装置内に設けられているデータメモリを、供給されるデ
ジタル信号の各サンプルデータにつてサンプル単位で演
算処理を行うためのサンプル処理に用いられるサンプル
処理用記憶領域と、供給されるデジタル信号の所定の複
数サンプルを１ブロックとしてこのブロック単位の演算
処理を行うためのブロック処理に用いられるブロック処
理用記憶領域とに分割し、上記サンプル処理時にはサン
プリング周期に同期して上記サンプル処理用記憶領域の
ベースアドレスをインクリメントし、上記ブロック処理
時にはブロック周期に同期して上記ブロック処理用記憶
領域のベースアドレスをインクリメントすることによ
り、また、供給されるデジタル信号に対してサンプル単
位での処理のみを行う場合に、上記データメモリ内の上
記ブロック処理用記憶領域も上記サンプル処理用記憶領
域とし、上記データメモリ全体をサンプル処理用記憶領
域として用いられることにより、そして、上記データメ
モリへのメモリアクセスにインクリメントタイプのアド
レスカウンタを用いていることにより、処理内容に応じ
てサンプル毎またはブロック毎の演算処理を容易に行う
ことができるようなデジタル信号処理装置である。
なデジタル信号処理装置において、該デジタル信号処理
装置内に設けられているデータメモリを、供給されるデ
ジタル信号の各サンプルデータにつてサンプル単位で演
算処理を行うためのサンプル処理に用いられるサンプル
処理用記憶領域と、供給されるデジタル信号の所定の複
数サンプルを１ブロックとしてこのブロック単位の演算
処理を行うためのブロック処理に用いられるブロック処
理用記憶領域とに分割し、上記サンプル処理時にはサン
プリング周期に同期して上記サンプル処理用記憶領域の
ベースアドレスをインクリメントし、上記ブロック処理
時にはブロック周期に同期して上記ブロック処理用記憶
領域のベースアドレスをインクリメントすることによ
り、また、供給されるデジタル信号に対してサンプル単
位での処理のみを行う場合に、上記データメモリ内の上
記ブロック処理用記憶領域も上記サンプル処理用記憶領
域とし、上記データメモリ全体をサンプル処理用記憶領
域として用いられることにより、そして、上記データメ
モリへのメモリアクセスにインクリメントタイプのアド
レスカウンタを用いていることにより、処理内容に応じ
てサンプル毎またはブロック毎の演算処理を容易に行う
ことができるようなデジタル信号処理装置である。
デジタル信号処理装置である、いわゆるDSPを用いた
演算処理において、供給されるデジタル信号のサンプル
毎と、所定の複数サンプルであるブロック毎との両方の
信号処理が必要とされる場合がある。
演算処理において、供給されるデジタル信号のサンプル
毎と、所定の複数サンプルであるブロック毎との両方の
信号処理が必要とされる場合がある。
これは、例えば記録密度や伝送レートの軽減等をはか
ることを目的として、供給されるデジタル信号の所定の
複数サンプルを１ブロックとし、このブロック毎にビッ
ト圧縮処理を行うビット圧縮装置を、DSPによりソフト
ウェア的に実現する場合等が挙げられる。
ることを目的として、供給されるデジタル信号の所定の
複数サンプルを１ブロックとし、このブロック毎にビッ
ト圧縮処理を行うビット圧縮装置を、DSPによりソフト
ウェア的に実現する場合等が挙げられる。
このブロック毎のビット圧縮装置としては、様々なも
のが考えられているが、その中の一例として第４図に示
すようなビット圧縮装置が挙げられる。
のが考えられているが、その中の一例として第４図に示
すようなビット圧縮装置が挙げられる。
この第４図に示すビット圧縮装置も上記供給されるデ
ジタル信号のサンプル毎及びブロック毎の処理を必要と
するようなものであり、先ず、入力端子51からアナログ
信号を所定の周波数でサンプリングしてアナログ−デジ
タル変換した、サンプル毎のデジタル信号が供給され
る。
ジタル信号のサンプル毎及びブロック毎の処理を必要と
するようなものであり、先ず、入力端子51からアナログ
信号を所定の周波数でサンプリングしてアナログ−デジ
タル変換した、サンプル毎のデジタル信号が供給され
る。
このサンプル毎に供給されたデジタル信号は、０次
（ストレート）フィルタ52,1次フィルタ53及び２次フィ
ルタ54にそれぞれ供給される。
（ストレート）フィルタ52,1次フィルタ53及び２次フィ
ルタ54にそれぞれ供給される。
上記０次フィルタ52は、供給されたサンプル毎のデジ
タル信号をそのまま出力し、これをブロック内最大絶対
値検出回路55に供給する。
タル信号をそのまま出力し、これをブロック内最大絶対
値検出回路55に供給する。
上記１次フィルタ53は、供給されたサンプル毎のデジ
タル信号の現在のサンプルデータと該現在のサンプルデ
ータの１つ前のサンプルデータとの差分をとり、これを
ブロック内最大絶対値検出回路56に供給する。
タル信号の現在のサンプルデータと該現在のサンプルデ
ータの１つ前のサンプルデータとの差分をとり、これを
ブロック内最大絶対値検出回路56に供給する。
上記２次フィルタ54は、供給されたサンプル毎のデジ
タル信号の現在のサンプルデータと該現在のサンプルデ
ータの２つ前のサンプルデータとの差分とり、これをブ
ロック内最大絶対値検出回路57に供給する。
タル信号の現在のサンプルデータと該現在のサンプルデ
ータの２つ前のサンプルデータとの差分とり、これをブ
ロック内最大絶対値検出回路57に供給する。
上記ブロック内最大絶対値検出回路55,56,57は、供給
されるサンプル毎のデジタル信号の所定の複数サンプル
を１ブロックとして、この１ブロック毎にブロック内最
大絶対値を検出し、これをそれぞれ比較レンジ検出回路
58に供給する。
されるサンプル毎のデジタル信号の所定の複数サンプル
を１ブロックとして、この１ブロック毎にブロック内最
大絶対値を検出し、これをそれぞれ比較レンジ検出回路
58に供給する。
比較レンジ検出回路58は、供給される３つのブロック
内最大絶対値のうち、最小の値のデジタルデータがどの
フィルタを介したかを示すフィルタデータをセレクタ59
及び出力端子64に供給すると共に、該最小の値のデジタ
ルデータのレンジを検出し、これをレンジデータとして
ブロックフローティング処理部60内のレンジング回路61
及び出力端子65に供給する。
内最大絶対値のうち、最小の値のデジタルデータがどの
フィルタを介したかを示すフィルタデータをセレクタ59
及び出力端子64に供給すると共に、該最小の値のデジタ
ルデータのレンジを検出し、これをレンジデータとして
ブロックフローティング処理部60内のレンジング回路61
及び出力端子65に供給する。
上記セレクタ59は、上記フィルタデータにより指定さ
れたフィルタを介したブロックのデジタル信号を選択
し、これをレンジング回路61に供給する。
れたフィルタを介したブロックのデジタル信号を選択
し、これをレンジング回路61に供給する。
レンジング回路61は、供給されるブロック毎のデジタ
ル信号を上記レンジデータに基づいてシフトし、これを
再量子化器62に供給する。
ル信号を上記レンジデータに基づいてシフトし、これを
再量子化器62に供給する。
再量子化器62は、上記レンジデータに基づいてシフト
されたブロック毎デジタル信号を所定のビットに際量子
化し、エンコードデータとして出力端子63を介して出力
する。
されたブロック毎デジタル信号を所定のビットに際量子
化し、エンコードデータとして出力端子63を介して出力
する。
なお、このエンコードデータは、上記出力端子64を介
して出力されるフィルタデータ及び出力端子65を介して
出力されるレンジデータに基づいてデコードされる。
して出力されるフィルタデータ及び出力端子65を介して
出力されるレンジデータに基づいてデコードされる。
ここで、アドレスアクセスについては種々あるが、イ
ンクリメントを用いた該アドレスアクセスで上記フィル
タ計算を行うと、上記サンプル毎に供給されるデジタル
信号は一旦メモリ等に記憶され、所定のアドレスに記憶
されているサンプルデータを基に上記１次差分や２次差
分を求める等のフィルタ計算が行われる。そして、１つ
のサンプルについてのフィルタ計算が終了すると、アド
レスを“1"づつインクリメントし、次のサンプルデータ
を基に再度フィルタ計算を行う等のように、いわゆるベ
ースアドレスを“1"づつインクリメントしてフィルタ計
算が行われる。
ンクリメントを用いた該アドレスアクセスで上記フィル
タ計算を行うと、上記サンプル毎に供給されるデジタル
信号は一旦メモリ等に記憶され、所定のアドレスに記憶
されているサンプルデータを基に上記１次差分や２次差
分を求める等のフィルタ計算が行われる。そして、１つ
のサンプルについてのフィルタ計算が終了すると、アド
レスを“1"づつインクリメントし、次のサンプルデータ
を基に再度フィルタ計算を行う等のように、いわゆるベ
ースアドレスを“1"づつインクリメントしてフィルタ計
算が行われる。
これに対して上記ブロック内最大値の検出は、例えば
上記データメモリに１サンプル毎に１ブロック分デジタ
ル信号を次々供給し、現在記憶されついるデジタルデー
タが、後から供給されたデジタルデータより大きい場合
にのみ書換えを行うことにより検出される。
上記データメモリに１サンプル毎に１ブロック分デジタ
ル信号を次々供給し、現在記憶されついるデジタルデー
タが、後から供給されたデジタルデータより大きい場合
にのみ書換えを行うことにより検出される。
しかし、上記ブロック内最大値を検出する際には、上
記サンプル毎のフィルタ計算の時のようにサンプル毎に
アドレスをインクリメントしないほうが便利である。
記サンプル毎のフィルタ計算の時のようにサンプル毎に
アドレスをインクリメントしないほうが便利である。
また、上述のビット圧縮装置のように、サンプル毎及
びブロック毎の信号処理が必要な場合でも、信号の処理
内容に応じたベースアドレスのインクリメントが行え、
信号処理を容易に行えるようなデジタル信号処理装置の
開発が望まれている。
びブロック毎の信号処理が必要な場合でも、信号の処理
内容に応じたベースアドレスのインクリメントが行え、
信号処理を容易に行えるようなデジタル信号処理装置の
開発が望まれている。
本発明は上述の課題に鑑みてなされたものであり、簡
単な構成で、信号の処理内容に応じてベースアドレスの
インクリメントにより、信号処理の容易化を図れるよう
なデジタル信号処理装置の提供を目的とする。
単な構成で、信号の処理内容に応じてベースアドレスの
インクリメントにより、信号処理の容易化を図れるよう
なデジタル信号処理装置の提供を目的とする。
上述したような目的を達成するため本発明は、供給さ
れるデジタル信号の演算を行うようなデジタル信号処理
装置において、上記デジタル信号処理装置内のデータメ
モリを、供給されるデジタル信号の各サンプルデータに
つてサンプル単位で演算処理を行うためのサンプル処理
に用いられるサンプル処理用記憶領域と、供給されるデ
ジタル信号の所定の複数サンプルを１ブロックとしてこ
のブロック単位の演算処理を行うためのブロック処理に
用いられるブロック処理用記憶領域とに分割し、上記サ
ンプル処理時にはサンプリング周期に同期して上記サン
プル処理用記憶領域のベースアドレスをインクリメント
し、上記ブロック処理時にはブロック周期に同期して上
記ブロック処理用記憶領域のベースアドレスをインクリ
メントすること を特徴とするものであり、また本発明は、供給されるデ
ジタル信号に対してサンプル単位での処理のみを行う場
合に、上記データメモリ内の上記ブロック処理用記憶領
域も上記サンプル処理用記憶領域とし、上記データメモ
リ全体をサンプル処理用記憶領域として用いることを特
徴とするものである。また、上記データメモリへのメモ
リアクセスにインクリメントタイプのアドレスカウンタ
を用いたものである。
れるデジタル信号の演算を行うようなデジタル信号処理
装置において、上記デジタル信号処理装置内のデータメ
モリを、供給されるデジタル信号の各サンプルデータに
つてサンプル単位で演算処理を行うためのサンプル処理
に用いられるサンプル処理用記憶領域と、供給されるデ
ジタル信号の所定の複数サンプルを１ブロックとしてこ
のブロック単位の演算処理を行うためのブロック処理に
用いられるブロック処理用記憶領域とに分割し、上記サ
ンプル処理時にはサンプリング周期に同期して上記サン
プル処理用記憶領域のベースアドレスをインクリメント
し、上記ブロック処理時にはブロック周期に同期して上
記ブロック処理用記憶領域のベースアドレスをインクリ
メントすること を特徴とするものであり、また本発明は、供給されるデ
ジタル信号に対してサンプル単位での処理のみを行う場
合に、上記データメモリ内の上記ブロック処理用記憶領
域も上記サンプル処理用記憶領域とし、上記データメモ
リ全体をサンプル処理用記憶領域として用いることを特
徴とするものである。また、上記データメモリへのメモ
リアクセスにインクリメントタイプのアドレスカウンタ
を用いたものである。
本発明にかかるデジタル信号処理装置においては、デ
ータメモリを分割して一方をサンプル処理を用い、他方
をブロック処理に用い、上記サンプル処理に用いられる
記憶領域については、サンプリング周期に同期してベー
スアドレスをインクリメントし、上記ブロック処理に用
いられる記憶領域については、ブロック周期に同期して
ベースアドレスをインクリメントすることにより、ま
た、信号処理をサンプル毎にのみ行えばよい場合に、上
記上記ブロック処理用記憶領域も上記サンプル処理用記
憶領域とし、上記データメモリ全体をサンプル処理用記
憶領域として用いることにより、また、上記データメモ
リへのメモリアクセスにインクリメントタイプのアドレ
スカウンタを用いることにより、サンプル毎の信号処理
及びブロック毎の信号処理の両方に対応することができ
る。
ータメモリを分割して一方をサンプル処理を用い、他方
をブロック処理に用い、上記サンプル処理に用いられる
記憶領域については、サンプリング周期に同期してベー
スアドレスをインクリメントし、上記ブロック処理に用
いられる記憶領域については、ブロック周期に同期して
ベースアドレスをインクリメントすることにより、ま
た、信号処理をサンプル毎にのみ行えばよい場合に、上
記上記ブロック処理用記憶領域も上記サンプル処理用記
憶領域とし、上記データメモリ全体をサンプル処理用記
憶領域として用いることにより、また、上記データメモ
リへのメモリアクセスにインクリメントタイプのアドレ
スカウンタを用いることにより、サンプル毎の信号処理
及びブロック毎の信号処理の両方に対応することができ
る。
〔実施例〕 以下、本発明にかかるデジタル信号処理装置の実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
本発明にかかるデジタル信号処理装置は、第１図の機
能ブロック図に示すように、供給されるデジタル信号の
サンプル毎にベースアドレスをインクリメントする第１
のアドレスカウンタ１と、供給されるデジタル信号の複
数サンプルを１ブロックとし、このブロック毎にベース
アドレスをインクリメントする第２のアドレスカウンタ
２と、信号の処理内容に応じて上記第１のアドレスカウ
ンタ１からのベースアドレスまたは第２のアドレスカウ
ンタ２からのベースアドレスを選択して出力するセレク
タ３と、入力端子６から供給される論理アドレスと上記
セレクタ４からの選択されたベースアドレスと加算して
物理アドレスとしてデータメモリ５に供給する加算器４
と、サンプル処理用記憶領域5a及びブロック処理用記憶
領域5bに記憶領域が分割されている、例えばRAM（ラン
ダム・アクセス・メモリ）等のデータメモリ５とからな
っている。
能ブロック図に示すように、供給されるデジタル信号の
サンプル毎にベースアドレスをインクリメントする第１
のアドレスカウンタ１と、供給されるデジタル信号の複
数サンプルを１ブロックとし、このブロック毎にベース
アドレスをインクリメントする第２のアドレスカウンタ
２と、信号の処理内容に応じて上記第１のアドレスカウ
ンタ１からのベースアドレスまたは第２のアドレスカウ
ンタ２からのベースアドレスを選択して出力するセレク
タ３と、入力端子６から供給される論理アドレスと上記
セレクタ４からの選択されたベースアドレスと加算して
物理アドレスとしてデータメモリ５に供給する加算器４
と、サンプル処理用記憶領域5a及びブロック処理用記憶
領域5bに記憶領域が分割されている、例えばRAM（ラン
ダム・アクセス・メモリ）等のデータメモリ５とからな
っている。
このような構成を有するデジタル信号処理装置の上記
データメモリ５の分割使用時の動作の一例を第２図のフ
ローチャートに示す。
データメモリ５の分割使用時の動作の一例を第２図のフ
ローチャートに示す。
この一例においては、入力端子６から供給される論理
アドレスのMSB（最上位ビット）の符号に応じてデータ
メモリ５からの読み出しアドレスを制御するようにし
た。
アドレスのMSB（最上位ビット）の符号に応じてデータ
メモリ５からの読み出しアドレスを制御するようにし
た。
先ず、ステップ10において入力端子６から供給される
論理アドレスのMSBが“0"であるか否かが判別され、Yes
の場合はステップ11に進み、Noの場合はステップ12に進
む。
論理アドレスのMSBが“0"であるか否かが判別され、Yes
の場合はステップ11に進み、Noの場合はステップ12に進
む。
この論理アドレスは、信号処理内容に応じて出力さ
れ、例えば該信号処理をサンプル毎に行う場合にはMSB
を“0"とする論理アドレスが入力端子６を介して加算器
４に供給され、信号処理をブロック毎に行う場合にはMS
Bを“1"とする論理アドレスが入力端子６を介して加算
器４に供給される。
れ、例えば該信号処理をサンプル毎に行う場合にはMSB
を“0"とする論理アドレスが入力端子６を介して加算器
４に供給され、信号処理をブロック毎に行う場合にはMS
Bを“1"とする論理アドレスが入力端子６を介して加算
器４に供給される。
ステップ11では、上記供給された論理アドレスのMSB
が“0"であるときは、サンプル毎の信号処理を行いたい
場合のため、セレクタ３がサンプル毎にベースアドレス
をインクリメントする第１のアドレスカウンタ１からの
ベースアドレスを選択しステップ13に進む。
が“0"であるときは、サンプル毎の信号処理を行いたい
場合のため、セレクタ３がサンプル毎にベースアドレス
をインクリメントする第１のアドレスカウンタ１からの
ベースアドレスを選択しステップ13に進む。
この第１のアドレスカウンタ１からのベースアドレス
は、加算器４に供給される。
は、加算器４に供給される。
ステップ13では、加算器４において、上記MSBが“0"
の論理アドレスと、第１のアドレスカウンタ１からのベ
ースアドレスとが加算され、該MSBが“0"の物理アドレ
スを得てステップ15に進む。
の論理アドレスと、第１のアドレスカウンタ１からのベ
ースアドレスとが加算され、該MSBが“0"の物理アドレ
スを得てステップ15に進む。
ステップ15では、このMSBが“0"の物理アドレスをデ
ータメモリ５に供給して終了する。
ータメモリ５に供給して終了する。
すなわち、上記論理アドレスのMSBが“0"の場合に
は、セレクタ３から供給されるベースアドレスが加算器
４で加算された場合にサンプル処理用記憶領域5aのアド
レスを示すものとなり、このMSBが“0"の物理アドレス
をデータメモリ５に供給することにより、データメモリ
のサンプル処理用記憶領域に記憶されているデータにつ
いて信号処理を行うことができる。
は、セレクタ３から供給されるベースアドレスが加算器
４で加算された場合にサンプル処理用記憶領域5aのアド
レスを示すものとなり、このMSBが“0"の物理アドレス
をデータメモリ５に供給することにより、データメモリ
のサンプル処理用記憶領域に記憶されているデータにつ
いて信号処理を行うことができる。
一方、ステップ10において、論理アドレスのMSBが
“0"ではなく、“1"と判断された場合にはステップ12に
おいて、セレクタ３が第２のアドレスカウンタ２からの
ベースアドレスを選択しステップ14に進む。
“0"ではなく、“1"と判断された場合にはステップ12に
おいて、セレクタ３が第２のアドレスカウンタ２からの
ベースアドレスを選択しステップ14に進む。
これは、論理アドレスのMSBが“1"の場合は、ブロッ
ク処理用記憶領域5bに記憶されている信号処理を行うこ
とを示しているため、セレクタ３は、供給されるデジタ
ル信号のブロック毎にアドレスデータをインクリメント
している第２のアドレスカウンタ２からのベースアドレ
スを選択してこれを加算器４に供給する。
ク処理用記憶領域5bに記憶されている信号処理を行うこ
とを示しているため、セレクタ３は、供給されるデジタ
ル信号のブロック毎にアドレスデータをインクリメント
している第２のアドレスカウンタ２からのベースアドレ
スを選択してこれを加算器４に供給する。
ステップ14では、加算器４に供給され、上記MSBが
“1"の論理アドレスと、上記第２のアドレスカウンタ２
からのブロック毎のベースアドレスとを加算し、MSBが
“1"の物理アドレスを得てステップ15に進む。
“1"の論理アドレスと、上記第２のアドレスカウンタ２
からのブロック毎のベースアドレスとを加算し、MSBが
“1"の物理アドレスを得てステップ15に進む。
ステップ15では、上記加算器２で生成した物理アドレ
スをデータメモリ５に供給し終了する。この、物理アド
レスのMSBが“1"であるため、データメモリ５内のブロ
ック処理用記憶領域5bに記憶されたデジタル信号につい
て信号処理が行われることになる。
スをデータメモリ５に供給し終了する。この、物理アド
レスのMSBが“1"であるため、データメモリ５内のブロ
ック処理用記憶領域5bに記憶されたデジタル信号につい
て信号処理が行われることになる。
このように、供給されるデジタル信号のサンプル毎に
ベースアドレスをインクリメントする第１のアドレスカ
ウンタ１と、該デジタル信号のブロック毎にベースアド
レスをインクリメントする第２のアドレスカウンタ２と
を設け、信号処理内容に応じた論理アドレスを加算器４
に供給するとともに、該信号処理内容に応じて第１のア
ドレスカウンタ１または第２のアドレスカウンタ２から
のベースアドレスを選択し、該加算器４において上記論
理アドレスと選択されたベースアドレスとを加算し物理
アドレスとし、この物理アドレスでデータメモリに記憶
されたデジタル信号の信号処理を行うことにより、信号
処理内容に応じて該デジタル信号のサンプル毎またはブ
ロック毎の信号処理を行うことができる。
ベースアドレスをインクリメントする第１のアドレスカ
ウンタ１と、該デジタル信号のブロック毎にベースアド
レスをインクリメントする第２のアドレスカウンタ２と
を設け、信号処理内容に応じた論理アドレスを加算器４
に供給するとともに、該信号処理内容に応じて第１のア
ドレスカウンタ１または第２のアドレスカウンタ２から
のベースアドレスを選択し、該加算器４において上記論
理アドレスと選択されたベースアドレスとを加算し物理
アドレスとし、この物理アドレスでデータメモリに記憶
されたデジタル信号の信号処理を行うことにより、信号
処理内容に応じて該デジタル信号のサンプル毎またはブ
ロック毎の信号処理を行うことができる。
このため、例えば上述のビット圧縮信号のように、回
路の前半でサンプル毎の信号処理を必要とし、また、回
路の後半でブロック毎の信号処理を必要とするような場
合でも容易に対応することができる。
路の前半でサンプル毎の信号処理を必要とし、また、回
路の後半でブロック毎の信号処理を必要とするような場
合でも容易に対応することができる。
なお、上記実施例では、サンプル毎のベースアドレス
のインクリメントと、ブロック毎のベースアドレスのイ
ンクリメントとを切り換える場合について説明したが、
この場合、例えば外部からハードウェア的に、あるい
は、ソフトウェア的に割り込みが生じたときに別のフィ
ルタ処理等が行われるようなプログラムが組まれている
場合には、この割り込みが生じたときだけベースアドレ
スのインクリメントを行わせるような構成としてもよ
い。
のインクリメントと、ブロック毎のベースアドレスのイ
ンクリメントとを切り換える場合について説明したが、
この場合、例えば外部からハードウェア的に、あるい
は、ソフトウェア的に割り込みが生じたときに別のフィ
ルタ処理等が行われるようなプログラムが組まれている
場合には、この割り込みが生じたときだけベースアドレ
スのインクリメントを行わせるような構成としてもよ
い。
この場合には、データメモリ５をサンプル処理用記憶
領域と割り込み処理用記憶領域とに分割し、該サンプル
処理用記憶領域はサンプル毎に、割り込み処理用記憶領
域は割り込みが発生する毎に、それぞれベースアドレス
をインクリメントすればよい。
領域と割り込み処理用記憶領域とに分割し、該サンプル
処理用記憶領域はサンプル毎に、割り込み処理用記憶領
域は割り込みが発生する毎に、それぞれベースアドレス
をインクリメントすればよい。
また、本実施例にかかるデジタル信号処理装置は、上
記分割して使用したデータメモリの全体をサンプル処理
用記憶領域のみとして使用することもできる。
記分割して使用したデータメモリの全体をサンプル処理
用記憶領域のみとして使用することもできる。
この場合は、第３図の非分割時のフローチャートに示
すように、先ず、ステップ20において、セレクタ３が、
供給されるデジタル信号のサンプル毎にベースアドレス
をインクリメントしている第１のアドレスカウンタ１か
らのベースアドレスを選択してステップ21に進む。
すように、先ず、ステップ20において、セレクタ３が、
供給されるデジタル信号のサンプル毎にベースアドレス
をインクリメントしている第１のアドレスカウンタ１か
らのベースアドレスを選択してステップ21に進む。
データメモリ５は、上記供給されるデジタル信号に応
じて、上記分割された記憶領域を統一して全記憶領域を
サンプル処理用記憶領域のみに変えている。
じて、上記分割された記憶領域を統一して全記憶領域を
サンプル処理用記憶領域のみに変えている。
このため、ステップ21では、上記第１のアドレスカウ
ンタ１から供給されたベースアドレスをそのままデータ
メモリ５に供給し終了する。
ンタ１から供給されたベースアドレスをそのままデータ
メモリ５に供給し終了する。
このベースアドレスに応じてデータメモリ５に記憶さ
れているデジタル信号がサンプル毎に処理される。
れているデジタル信号がサンプル毎に処理される。
なお、上記第２のアドレスカウンタもサンプル毎にベ
ースアドレスをインクリメントするようにし、第１また
は第２のアドレスカウンタ1,2からのベースアドレスを
セルクタ３で選択するようにしてもよい。
ースアドレスをインクリメントするようにし、第１また
は第２のアドレスカウンタ1,2からのベースアドレスを
セルクタ３で選択するようにしてもよい。
このように、上記分割して使用したデータメモリ５の
全記憶領域を、サンプル処理用記憶領域のみに用いるこ
とにより、上述した分割使用時よりも例えば２倍の次数
のフィルタ計算等の演算処理を行うことができる。
全記憶領域を、サンプル処理用記憶領域のみに用いるこ
とにより、上述した分割使用時よりも例えば２倍の次数
のフィルタ計算等の演算処理を行うことができる。
本発明にかかるデジタル信号処理装置は、デジタル信
号処理装置内のデータメモリを、サンプル処理用記憶領
域とブロック処理用記憶領域とに分割し、このデータメ
モリへのデータアクセスに、供給されるデジタル信号の
サンプリング周期に同期してベースアドレスをインクリ
メントするアドレスカウンタからのベースアドレス、ま
たは、該デジタル信号のブロック周期に同期してベース
アドレスをインクリメントするアドレスカウンタからの
ベースアドレスを選択して用いることにより、信号処理
内容に応じてサンプル毎またはブロック毎の信号処理を
行うことができる。
号処理装置内のデータメモリを、サンプル処理用記憶領
域とブロック処理用記憶領域とに分割し、このデータメ
モリへのデータアクセスに、供給されるデジタル信号の
サンプリング周期に同期してベースアドレスをインクリ
メントするアドレスカウンタからのベースアドレス、ま
たは、該デジタル信号のブロック周期に同期してベース
アドレスをインクリメントするアドレスカウンタからの
ベースアドレスを選択して用いることにより、信号処理
内容に応じてサンプル毎またはブロック毎の信号処理を
行うことができる。
このため、デジタル信号処理装置の汎用性を高めるこ
とができ、例えばビット圧縮のエンコード／デコードや
NAT方式の音声認識等の信号処理のような、サンプル処
理に加えブロック処理も必要とするような装置等にも容
易に対応することができる。
とができ、例えばビット圧縮のエンコード／デコードや
NAT方式の音声認識等の信号処理のような、サンプル処
理に加えブロック処理も必要とするような装置等にも容
易に対応することができる。
また、上記データメモリ全体をサンプル処理用記憶領
域として用いることにより、上記分割使用時よりも２倍
の次数の演算処理を行うことができる。
域として用いることにより、上記分割使用時よりも２倍
の次数の演算処理を行うことができる。
【図面の簡単な説明】 第１は本発明にかかるデジタル信号処理装置の機能ブロ
ック図、第２図は実施例のデータメモリの分割使用時の
動作を説明するためのフローチャート、第３図は実施例
のデータメモリの一括使用時の動作を説明するためのフ
ローチャートである。 第４図はビット圧縮装置の機能ブロック図である。 １……第１のアドレスカウンタ ２……第２のアドレスカウンタ ３……セレクタ ４……加算器 ５……データメモリ 5a……サンプル処理用記憶領域 5b……ブロック処理用記憶領域
ック図、第２図は実施例のデータメモリの分割使用時の
動作を説明するためのフローチャート、第３図は実施例
のデータメモリの一括使用時の動作を説明するためのフ
ローチャートである。 第４図はビット圧縮装置の機能ブロック図である。 １……第１のアドレスカウンタ ２……第２のアドレスカウンタ ３……セレクタ ４……加算器 ５……データメモリ 5a……サンプル処理用記憶領域 5b……ブロック処理用記憶領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 15/78 G06F 17/10 - 17/18 G10L 11/00 G11B 20/00 H04B 14/00 - 14/08
Claims (3)
- 【請求項１】供給されるデジタル信号の演算を行うよう
なデジタル信号処理装置において、上記デジタル信号処
理装置内のデータメモリを、供給されるデジタル信号の
各サンプルデータについてサンプル単位で演算処理に行
うためのサンプル処理に用いられるサンプル処理用記憶
領域と、供給されるデジタル信号の所定の複数サンプル
を１ブロックとしてこのブロック単位の演算処理を行う
ためのブロック処理に用いられるブロック処理用記憶領
域とに分割し、 上記サンプル処理時にはサンプリング周期に同期して上
記サンプル処理用記憶領域のベースアドレスをインクリ
メントし、 上記ブロック処理時にはブロック周期に同期して上記ブ
ロック処理用記憶領域のベースアドレスをインクリメン
トすること を特徴とするデジタル信号処理装置。 - 【請求項２】上記供給されるデジタル信号に対してサン
プル単位での処理のみを行う場合に、上記データメモリ
内の上記ブロック処理用記憶領域も上記サンプル処理用
記憶領域とし、上記データメモリ全体をサンプル処理用
記憶領域として用いることを特徴とする請求項（１）記
載のデジタル信号処理装置。 - 【請求項３】上記データメモリへのメモリアクセスにイ
ンクリメントタイプのアドレスカウンタを用いたことを
特徴とする請求項（１）記載のデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14541190A JP3291295B2 (ja) | 1990-06-05 | 1990-06-05 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14541190A JP3291295B2 (ja) | 1990-06-05 | 1990-06-05 | デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438541A JPH0438541A (ja) | 1992-02-07 |
| JP3291295B2 true JP3291295B2 (ja) | 2002-06-10 |
Family
ID=15384640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14541190A Expired - Lifetime JP3291295B2 (ja) | 1990-06-05 | 1990-06-05 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3291295B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541614B1 (en) | 1999-06-01 | 2003-04-01 | Kao Corporation | Polysaccharide derivative |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007308990A (ja) * | 2006-05-19 | 2007-11-29 | Oyo Corp | トンネルの施工方法及びこれが実施されるトンネル |
-
1990
- 1990-06-05 JP JP14541190A patent/JP3291295B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541614B1 (en) | 1999-06-01 | 2003-04-01 | Kao Corporation | Polysaccharide derivative |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0438541A (ja) | 1992-02-07 |
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