KR0185682B1 - 방향성을 강조한 오디오 신호 처리 장치 - Google Patents

Abstract

입력 데이타에 대해 비선형 출력 데이타를 얻는 디지탈 데이타의 비선형 변환 방법, 특히 데이타 변환 방법을 이용한 방향성 강조 오디오 신호의 신호 처리 장치가 제공된다.

따라서, DSP에 의해 방향성을 강조한 오디오 신호 처리 장치를 구성할 때 AD 변환된 오디오 신호의 샘플링 주기로 동작하는 블럭과 그 샘플링 주기의 N배의 주기로 동작하는 블럭으로 나누어짐으로써 저주파의 디지탈 필터 계수의 비트수가 작아지고 정밀도 좋은 연산을 행할 수 있다. 또 샘플링 주기의 N배로 동작하는 블럭의 처리를 1/N으로 대략 균등 분활하여 N샘플링 주기로 분배함으로써 1회의 샘플링 주기내에 처리하는 스텝수가 감소해서 처리율(throughput)이 향상된다.

또한, 데이타 변환을 위한 테이블로 되는 메모리에 기억해 두는 데이타량이 적이지고 또 메모리에서 독출된 데이타에 기초하여 행하는 계산도 간단해지기 때문에 프로그램 스텝슈가 적고 고속의 데이타 변환이 가능하고, 변환 오차가 대폭 감소되어 정밀도 높은 디지탈 처리가 가능하다는 잇점이 있다.

Description

방향성을 강조한 오디오 신호 처리 장치

제1도는 본 발명의 실시예를 도시한 블럭도.

제2도는 제1도에 도시한 대역 통과 필터의 구성도.

제3도는 제1도에 도시한 전파 정류기의 구성도.

제4도는 제1도에 도시한 레벨 검출기 및 디지탈 저역 통과 필터의 구성도.

제5도는 제1도에 도시한 극성 판별기의 구성도.

제6도는 제1도에 도시한 계수 산출기의 구성도.

제7도는 제1도에 도시한 대수 변환기의 제1변환 방법을 설명하는 그래프.

제8도는 제7도의 함수 변환법의 어드레스 맵.

제9도는 제1도의 도시한 대수 변환기의 제2변환 방법을 설명하는 그래프.

제10도는 제1도에 도시한 오디오 신호 처리 장치를 실현하는데 적당한 DSP의블럭도.

제11도는 제2의 대수 변환 방법에 있어서 데이타 변환 동작을 도시한 플로우 챠트.

제12도는 종래예를 도시한 블럭도.

제13도는 종래의 데이타 테이블을 이용한 함수 변환 방법을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

11 : 제1블럭 12 : 제2블럭

13 : 제3블럭 14 : 대역 통과 필터(BPF)

15, 45 : 가산기 16, 25, 47 : 감산기

17, 46 : 고역 통과 필터(HPF) 18 : 전파 정류기

24 : 대수 변환기 26 : 레벨 검출기

27, 50 : 저역 통과 필터(LPF) 28 : 극성 판별기

29 : 역대수 변환기 30 : 계수 산출기

43, 44 : 승산기 49 : 지연 소자

54 : 데이타 입출력 회로 55 : 인터페이스 회로

56 : 외부 메모리 인터페이스 61 : 데이타 RAM

62 : 정수 RAM 63 : 정수 ROM

본 발명은 입력 데이타에 대해 비선형 출력 데이타를 얻는 디지탈 데이타의 비선형 변환 방법에 관한 것으로, 특히 상기 데이타 변환 방법을 이용한 방향성 강조 오디오 신호의 신호 처리 장치에 관한 것이다.

최근 영화관에서의 입체 음향을 효과적으로 재생한 스테레오 시스템이 개발되었다. 이것을 종래의 스테레오 장치의 좌채널과 우채널에 서라운드 채널을 후방에 추가하여 가정에서의 입체 음향 재생도 가능케한 스테레오 장치가 개발되었다.

또, 최근에는 보다 본격화 되어 영화관과 거의 같은 입체 음향 재생 효과가 얻어지는 서라운드 스테레오 시스템이 발표되었다. 이것은 원음의 좌우 채널의 오디오 신호에 음의 정위(normal position)를 명확히 하는 방향성이 강조된 신호 처리가 실시되는 것이 큰 특징이다. 이 방식의 재생에 있어서는 좌우 채널의 오디오 신호에서 좌채널(L), 우채널(R), 서라운드 채널(S) 및 중앙 채널(C)를 작성한다. 특히 그때 좌우 신호 레벨의 차에 기초하여 방향성 강조를 부가하는 것이다.

제12도는 방향성을 강조한 신호 처리 장치의 회로 블럭도이다.

각 채널(L,R)의 오디오 신호는 각각 대역 통과 필터(BPF)(1)로 입력되어 레벨 검출에 불필요한 대역이 제거된다. 대역 통과 필터(1)의 출력에서 가산 및 감산 회로(2)에 의해 L-R(서라운드 채널 S)와 L+R(중앙 채널 C)의 신호를 작성한다. 그리고 각 채널의 오디오 신호는 전파 정류 회로(3)에 의해 정류되어 각 채널의 레벨을 나타내는 전압 Lv, Rv, Sv, Cv로 변환되고, 또 각 채널의 레벨 Lv, Rv, Sv, Cv는 차동 입력의 대수 변환 회로(4)에서 각 채널의 레벨차, Lv-Rv, Cv-Sv가 대수 변환된다. 상기 대수 변환된 레벨차 Lv-Rv, Cv-Sv는 적분 회로(5)에 의해 적분된다. 적분 회로(5)는 레벨차 Lv-Rv, Cv-Sv의 변화 속도를 검출하는 시정수 변환 회로(6)에 의해 적분 시정수가 변환된다. 적분된 레벨차 Lv-Rv, Cv-Sv는 극성 판정 회로(7)에 의해 4개의 제어 신호 E_L, E_R, E_C, E_S가 작성된다. 즉 R/L 1인 경우는 E_L에 Lv-Rv의 적분치에 따른 전압을 출력하고, 또 R/L 1인 경우는 E_R에 Lv-Rv의 적분치에 따른 전압을 출력하며 또, S/C 1인 경우는 E_C에 Cv-Sv의 적분치에 따른 전압을 출력하고, S/C 1인 경우는 E_S에 Cv-Sv의 적분치에 따른 전압을 출력한다. VCA(voltage controlled amp)(8)은 입력된 좌채널(L)과 우채널(R)의 오디오 신호를 제어 신호 E_L, E_R, E_C, E_S의 각각에 따라 제어되는 앰프에 의해 증폭하여 8개의 신호를 출력한다. 상기 8개의 신호와 좌채널(L)과 우채널(R)의 오디오 신호를 가산회로(9)에서 가산하여, L, R, C, S의 각 채널 신호를 작성 출력한다. 이 출력은 방향성이 강조된 신호로 된다.

본 기술에 있어서는 일본 경제 엘렉트로닉스 1988년 6월 27일(450호)의 제88페이지에서 제89페이지에 상세히 기술되어 있다.

제12도에 기재한 방향성을 강조한 오디오 신호 처리 장치는 아날로그로 입력된 좌우 채널의 오디오 신호를 아날로그인 채로 처리한다.

그런데, 최근 오디오 신호용의 DSP(digital signal processor)가 개발되어, 그래픽 이퀄라이저나 잔향음 등의 처리가 음질을 악화시키지 않고 디지탈로 간단히 행할 수 있게 되었다. 즉 아날로그 오디오 신호를 디지탈로 변환하고, 이 디지탈 신호에 대해 DSP 내부에서 각종 음향 효과를 실현하기 위한 처리를 하고 그 결과 디지탈 출력을 다시 아날로그 신호로 변환하는 것이다. 여기서 AD 및 DA 변환의 샘플링 주파수는 48KHz, 44.1KHz 혹은 32KHz가 사용된다.

여기서 DSP를 사용해서 제8도에 도시한 것같은 방향성을 강조한 오디오 신호 처리 장치를 실현하는 것을 생각할 수 있으나, 예를 들면 44.1KHz 마다 입력되는 디지탈 데이타에 대해 DSP에 제8도에 도시한 처리를 모두 실행시키는 것은 스텝수가 늘어나서 실현이 곤란했었다. 또는 매우 고속으로 동작하는 DSP가 필요하고 단가가 높아져서 일반 소비자가 수용하기 어려운 오디오 장치였다.

또 제8도에 있어서 적분 회로(5) 및 시정수 변환 회로(6)를 DSP에 의해 구성할 때는 모두 디지탈 저역 통과 필터로 구성한다. 그런데 적분 회로(5) 및 시정수 변환 회로(6)는 차단 주파수가 7Hz 혹은 0.34Hz로 매우 낮기 때문에 샘플링 주파수 44.1KHz에서는 이것을 구성하는 디지탈 필터의 승산 정수는 소수점 이하의 유효 자리수가 길게 되어 승산 정수를 나타내는 데이타의 비트수가 매우 많아져서, 32비트의 DSP에서도 부족하다는 문제가 있었다.

또 제12도에 있어서 대수 변환 회로(4)를 DSP에서 실현하기 위해서는 테일러 근사 혹은 체비세프 근사 등의 근사식에 기초한 계산을 해야 한다. 이 경우에는 계산을 위한 프로그램 스텝이 매우 길어지고, 또 시간도 많이 필요해지기 때문에 더욱 DSP에서의 실현을 곤란하게 하고 있다.

한편 근사 계수를 하지 않고 대수 변환하는 방법이 있다. 이 방법은 제6도에 도시한 것처럼 입력을 균등하게 분활하며 분활된 각 입력에 대한 변환치를 메모리에 기억해 두고, 입력 데이타를 어드레스로서 변환 출력 데이타를 구하는 방법이다. 그런데 이 방법에 따르면 분활된 하나의 범위내에 있는 입력은 모두 동일 출력 데이타로 되기 때문에 진짜 대수 변환치와의 오차가 커진다. 특히 입력이 작은 경우에는 그 오차가 커진다. 또 오차를 가능한 한 작게 하기 위해서는 입력의 분할수를 많게 해야 한다. 그러나 입력의 분할수가 많아지면 데이타 수가 증대하여 용량이 큰 메모리가 필요하게 되어 메모리의 이용 효율이 악화한다. 본 발명은 이상과 같은 문제를 감안하여 이루어진 것으로, 그 목적은 샘플링 기간마다 처리되는 스텝수의 감소 등을 도모함으로써 DSP를 사용하는 저렴한 방향성을 강조한 오디오 신호 처리 장치를 제공하는 것이다.

본 발명에 관한 방향성을 강조한 오디오 신호 처리 장치에 있어서는 좌채널 신호와 우채널 신호의 레벨비 및 각 채널 신호의 합과 차의 레벨비를 검출하고, 그 검출 결과에 기초하여 각 출력 채널의 레벨을 증폭 또는 감쇠시킴으로써 방향성을 강조한 오디오 신호 처리 장치에 있어서, 소정의 샘플링 주기마다 입력되는 좌채널 및 우채널의 디지탈 데이타를 입력하여 그 디지탈 데이타의 처리를 상기 샘플링 주파수마다 완결하는 블럭과 상기 샘플링 주기의 N배의 주기에서 완결하는 블럭으로 분할함으로써, 차단 주파수가 낮은 디지탈 필터의 승산 정수를 나타내는 데이타의 비트수를 작게 할 수 있고, 또 샘플링 주기마다 처리하는 스텝수도 감소할 수 있다.

상술한 수단에 따르면 샘플링 주기마다 입력되는 좌채널 및 우채널의 디지탈 오디오 데이타 L 및 R에서 L+R(C)와 L-R(S)를 구해 각 채널(L,R,C,S)를 전파 정류해서 적분하는 동작을 샘플링 주가마다 행하면, 전파 정류 및 적분의 출력은 샘플링 주기에서 그렇게 변화하지 않게 되기 때문에 전파 정류 및 적분 출력에 기초해서 8개의 계수를 구하는 동작, 즉 전파 정류 및 적분의 출력을 각각 대수 변환하는 대수 변환 수단, 이 대수 변환 출력에서 L과 R의 차 및 L+R과 L-R의 차를 산출하는 레벨차 산출 수단, 이 레벨차 산출 수단의 각 출력을 제1의 디지탈 저역 통과필터로 적분하여 소정의 레벨로 된 것을 검출하는 레벨 검출 수단, 이 레벨 검출 수단의 출력에 따라 시정수가 변환 제어되고 상기 레벨차 산출 수단의 출력을 입력하는 제2의 디지탈 저역 통과 필터와, 제2의 디지탈 저역 통과 필터의 출력 부호에 따라 출력을 나누는 극성 판별 수단, 상기 극성 판별 수단의 출력을 역 대수 변환하는 역 대수 변환수단, 및 이 역 대수 변환수단의 출력에 기초해서 복수의 계수를 작성하는 계수 작성 수단의 동작을 샘플링 주기의 N배의 주기로 행할 수 있고, 따라서 제1의 디지탈 저역통과 필터와 제2의 디지탈 저역통과 필터를 구성하는 승산 계수의 비트수를 적게 할 수 있고 이들의 동작을 1/N으로 분산할 수 있어서 샘플링 주기마다의 스텝수가 작아진다.

또 선형의 입력 데이타를 비선형의 출력 데이타로 변환하는 제1의 방법에 있어서는 입력 데이타에 대한 비선형 출력 데이타를 나타내는 함수 곡선을 입력에 대응하는 복수의 점 사이를 연결하는 직선과 근사시키고, 상기 각 직선을 나타내는 방정식 y=aX+b의 각각의 a 및 b를 입력 데이타에 대한 출력 데이타로서 미리 메모리에 기억하여, 입력 데이타에 대응하는 상기 데이타 a 및 b를 상기 메모리에서 독출하여 상기 방정식 y=aX+b를 연산하여 변환 데이타를 출력함으로써 변환 오차를 줄이고 동시에 데이타 수를 적게 하고, 적은 메모리 용량과 적은 프로그램 스텝수로 실현할 수 있는 데이타의 비선형 변환 방법을 이용한다.

상술한 수단에 따르면 입력에 대한 출력 데이타는 계단상으로 변화하는 것이 아닌 함수 곡선의 2점간을 연결하는 직선의 기울기와 절편의 높이 데이타로서 출력되고, 따라서 y=ax+b의 간단한 연산으로 변환 데이타가 얻어진다. 따라서 변환하는 함수 곡선과 이것에 유사한 다각형선(polygonal line)의 차가 오차로 되기 때문에 계단상으로 변화하는 출력 데이타의 오차에 비해 대폭적으로 작은 오차로 된다. 또 연결되는 2점에 대응하는 입력의 폭을 넓게 할 수 있어서 입력측의 분할수가 적어져 데이타수를 줄일 수 있다.

또 방향성을 강조한 오디오 신호의 신호 처리 장치에 상기 데이타의 비선형 변환 방법을 채용해서 대수 변환 및 역 대수 변환을 실현하면 DSP에 내장되는 메모리의 이용 효율이 높아지고, 또 프로그램 스텝수도 작아져서 용이하게 디지탈에 의한 방향성을 강조한 오디오 신호의 처리 장치를 실현할 수 있다.

또 선형의 입력 데이타를 비선형의 출력 데이타로 변환하는 제2의 변환 방법에 있어서, 입력 데이타에 대한 비선형 출력 데이타를 나타내는 함수 곡선을 입력이 2^n-1(n=1,2....N)의 각 점간을 연결하는 직선과 근사시키고, 상기 각 직선을 나타내는 방정식 Y=aX+b의 각각의 a 및 b를 입력 데이타에 대한 출력 데이타로서 미리 메모리에 기억하고, 입력 데이타에 대응하는 상기 데이타 a 및 b를 상기 메모리에서 독출하여 상기 방정식 Y=aX+b를 연산해서 변환 데이타를 출력함으로써 변환 오차를 줄임과 동시에 데이타수를 작게 하여, 작은 메모리 용량과 작은 프로그램 스텝수로 실현할 수 있는 데이타의 비선형 변환 방법이다.

상술한 수단에 따르면 입력에 대한 출력 데이타는 계단상으로 변화하지 않고, 함수 곡선을 입력이 2^n-1(n=1,2... N)의 각 점간을 연결하는 직선에 근사하기 때문에 곡선의 곡률이 큰 곳에서는 좁게 샘플링되고, 곡률이 작은 부분에서는 크게 샘플링된다. 그리고, 각 점을 연결하는 직선의 기울기 a와 Y축 절편의 높이 데이타 b가 출력 데이타로서 출력되고, 이에 따라 Y=aX+b의 간단한 연산에 의해 변환 데이타가 얻어진다. 따라서 변환하는 함수 곡선과 이것에 근사한 다각형선의 차가 오차로 되기 때문에 계단상으로 변화하는 출력 데이타의 오차에 비해 오차가 매우 작아지고, 또 2^n-1의 관계에 있으므로 각 직선과 곡선의 오차의 최대치가 각각 대등해진다. 또 샘플링 수는 입력 데이타의 비트수 N에 대등해지므로 데이타수가 감소하여 데이타 테이블이 메모리에서 차지하는 비율이 감소한다.

또 방향성을 강조한 오디오 신호의 신호 처리 장치에 상기 데이타의 비선형 변환 방법을 채용해서 대수 변환 및 역 대수 변환을 실현하면 DSP에 내장되는 메모리의 이용 효율이 높아지고, 또 프로그램 스텝수도 적어지며 용이하게 디지탈에 의한 방향성을 강조한 오디오 신호 처리 장치를 실현할 수 있다.

제1도는 본 발명의 실시예를 도시한 블럭도이다. 참조 번호(11)은 제1블럭이고, 좌채널 디지탈 데이타 L_IN과 우채널 디지탈 데이타 R_IN을 입력하여 샘플링 주기 1/fs 마다 동작하는 블럭이다. 참조 번호(12)는 제1블럭에서 출력되는 디지탈 데이타를 입력하여 처리하는 제2블럭이고, 샘플링 주기 1/fs의 N배의 주기로 동작하는 블럭이다. 참조 번호(13)은 제3블럭이고, 제1블럭과 마찬가지로 샘플링 주기 1/fs 마다 동작하는 블럭이다.

이하 각 블럭을 상세히 설명한다.

제1블럭은 샘플링 주기 1/fs (예를 들면 fs=44.1KHz) 마다 좌채널 디지탈 데이타 L_IN과 우채널 디지탈 데이타 R_IN을 각각 입력하는 디지탈 대역 통과 필터(14), 디지탈 대역 통과 필터(14)의 출력 L 및 R을 가산해서 중앙 채널 데이타 C를 작성하는 가산기(15), 디지탈 대역 통과 필터(14)의 출력에서 L-R을 감산해서 서라운드 채널 데이타 S를 작성하는 감산기(16), 각 채널 데이타 L, R, C, S를 입력하는 디지탈 고역 통과 필터(HPF)(17), 및 각 디지탈 고역 통과 필터(17)의 출력 데이타를 전파 정류하는 전파 정류기(18)로 구성된다.

여기서 디지탈 대역 통과 필터(14)는 각 채널의 레벨 검출에 불필요한 주파수 성분을 제거하기 위한 것이고, 제2도에 도시한 것같은 3단 계속 접속된 IIR 디지탈 필터로 구성된다. 제2도에 있어서 참조 번호(19)는 1샘플링 전의 데이타를 보존하는 지연 소자, 참조 번호(20)은 소정의 정수를 입력 데이타에 승산하는 승산기, 참조 번호(21)는 가산기이다. 본 실시예에서는 1단째 및 2단째의 디지탈 필터는 차단주파수가 100Hz의 고역 통과 필터이고, 3단째의 디지탈 필터는 차단 주파수가 5KHz의 저역 통과 필터(LPF)이다.

제1블럭의 디지탈 고역 통과 필터(17)는 제2도에 도시한 디지탈 필터의 1단과 동일 구성이고 차단 주파수가 218Hz로 설정되어 있다.

또 전파 정류기(18)는 제3도에 도시한 것처럼 절대치 산출 회로(22)와 저역통과 필터(23)로 구성된다. 절대치 산출 회로(22)는 입력된 디지탈 데이타의 최상위 비트가 0인지 1인지를 검출하여 0인 경우에는 입력된 디지탈 데이타를 그대로 출력하고, 1인 경우에는 입력된 디지탈 데이타의 보수(complement)를 산출해서 출력하므로써 입력된 디지탈 데이타를 전파 정류하는 작용을 한다. 저역 통과 필터(23)는 차단 주파수가 14Hz인 디지탈 저역 통과 필터로서 전파 정류를 위한 적분기의 동작을 하고, 절대치 산출 회로(22)에서 전파 정류된 출력을 평활화한다. 또 저역 통과 필터(23)는 안티 에리어스 필터(anti areas filter)로서도 작용하고, 제2블럭이 샘플링 주기 N/fs로 동작할 때, 제1블럭의 출력 신호의 주파수와 제2블럭의 샘플링 주파수 fs/N의 간섭을 방지하기 위한 필터도 겸한다.

또 저역 통과 필터(23)는 제2도의 디지탈 필터 형식과 다른 형식(2D형으로 불린다)으로 형성된다. 즉 저역 통과 필터(23)는 14Hz의 저역 필터이므로 승산 정밀도의 열화를 방지하기 위한 구성으로 되어 있고, 제2도의 디지탈 필터와 같이 입력 데이타에 계수를 승산한 결과와 지연 데이타에 계수를 승산한 결과를 가산하는 것이 아니고, 지연 데이타에 계수를 승산한 결과를 입력 데이타에 가산함으로써 유효 자리수의 감소가 방지된다.

제2블럭(12)은 샘플링 주기 1/fs의 N배의 주기로 동작한다. 즉 샘플링 주기 1/fs마다 출력되는 전파 정류기(18)의 출력은 저역 통과 필터(23)의 적분 결과이므로 데이타의 변화가 완만하고, 즉 주파수가 낮아지기 때문에 그 출력을 처리하는 제2블럭(12)은 샘플링 주파수를 낮게 할 수 있다. 본 실시예에서는 전파 정류기(18)의 출력 주파수를 감안해서 1/16의 샘플링 주파수, 2.75KHz를 채용하고 있다.

여기서 제2블럭(12)은 제1블럭에서 출력되는 각 채널의 디지탈 데이타를 16개마다 입력하고, 그 디지탈 데이타를 대수 변환하는 대수 변환기(24), 각 대수 변환기(24)의 출력 L_e, R_e, C_e, S_e의 레벨의 차 L_e-R_e및 C_e-S_e를 구하는 감산기(25)와, L_e-R_e및 C_e-S_e를 각각 입력하는 레벨 검출기(26), L_e-R_e및 C_e-S_e를 각각 입력하는 디지탈 저역 통과 필터(27), 디지탈 저역 통과 필터(27)의 출력 ELR 및 ECS를 각각 입력하는 극성 판별기(28), 극성 판별기(28)의 출력을 역대수 변환하는 역대수 변환기(29), 및 역대수 변환기(29)의 출력에 기초하여 8개의 계수를 산출하는 계수 산출기(30)로 구성된다.

여기서 대수 변환기(24)는 미리 롬(ROM) 등의 메모리에 입력 데이타와 대수 출력 데이타의 데이블을 기억시킨 것을 사용한다. 혹은 입력 데이타에 기초하여 근사 연산, 즉 체비세프 근사 혹은 테일러 근사 등의 연산에 의해 대수 출력을 구해도 좋다.

레벨 검출기(26) 및 디지탈 저역 통과 필터(27)는 제4도처럼 형성된다. 레벨 검출기(26)는 차단 주파수가 7Hz의 디지탈 저역 통과 필터(31), 각각의 디지탈 저역 통과 필터(31)의 출력 데이타가 소정치 이하로 된 것을 검출하는 레벨 판정기(32), 및 레벨 판정기(32)가 모두 판정 출력을 출력했음을 검출하는 AND 게이트(33)로 구성된다. 또 디지탈 저역 통과 필터(27)는 차단 주파수가 0.34Hz인 디지탈 저역 통과 필터(34)와 차단 주파수가 7Hz인 디지탈 저역 통과 필터(35)로 되고, 디지탈 저역 통과 필터(35)의 입력은 AND 게이트(33)의 출력으로 제어되는 스위치(36)에 의해 전환되고, 레벨차 데이타 L_e-R_e및 C_e-S_e가 모두 작고, 레벨 판정기(32)에서 모두 판정 출력이 출력된 경우는 디지탈 저역 통과 필터(35)에는 디지탈 저역 통과 필터(34)의 출력이 인가되고, 그 이외는 레벨차 데이타 L_e-R_e및 C_e-S_e가 각각 디지탈 저역 통과 필터(35)로 인가된다.

제2블럭(12)에 있어서 디지탈 저역 통과 필터(31,34,35)는 초저역 필터이기때문에 승산 정밀도를 열화시키지 않도록 상기 디지탈 저역 통과 필터(23)와 마찬가지로 2D형으로 되어 있다. 또 제2블럭(12)은 샘플링 주파수가 2.75KHz로 낮게 되어 있기 때문에 이들 디지탈 저역 통과 필터(31,34,35)의 필터 계수의 비트 길이는 16비트 정도로 억제된다.

극성 판별기(28)는 디지탈 저역 통과 필터(27)의 각 출력 ELR 및 ECS의 극성, 즉 각 출력 ELR 및 ECS가 양인가 음인가를 판별하는 것이고, 제5도에 도시한 것처럼 절대치 산출기(37), -1의 승산기(38), 가산기(39), 및 -1/2의 승산기(40)로 구성된다. 예를 들면 ELR이 양인 경우 절대치 산출기(37)의 출력은 ELR로 되어, 가산기(39)의 한쪽의 출력은 2ELR로 되고, 다른쪽의 출력은 0으로 된다. 따라서 승산기(40)의 출력 EL'에는 -ELR이 출력되어 다른쪽의 승산기(40)의 출력 ER'는 0으로 된다. 역으로 ELR이 음인 경우에는 EL'에는 0이 출력되고 ER'에는 -ELR이 출력된다. ECS에 대해서도 서로 동일하다.

역대수 변환기(29)는 대수 변환기(24)와 마찬가지로 대수 입력과 출력 데이타를 기억한 ROM 등의 테이블을 이용한 것이고, 극성 판별기(28)에서의 출력 EL', ER', EC', ES'를 역대수 변환해서 방향성 강조를 위한 데이타 EL, ER, EC, ES를 작성한다.

계수 산출기(30)는 데이타 EL, ER, EC, ES에 기초하여 좌채널 디지탈 데이타 L_IN및 우채널 디지탈 데이타 R_IN에 승산하는 계수를 8개 작성하는 것이고, 제6도에 도시한 것처럼 구성된다. 정수 LL, CL, CR, RR은 데이타 EL, ER, EC, ES에 각각 정해진 정수를 승산기(41)에 의해 승산하여 이 승산 결과와 소정의 정수를 가산(42)에서 가산함으로써 얻어지고, 정수 LR, RL은 데이타 EC, ES에 각각 정혀진 정수를 승산기(41)에 의해 승산하여 이 승산 결과를 가산기(42)로 가산함으로써 얻어지고, 정수 SL, SR은 데이타 EL, ER, EC에 각각 정해진 정수를 승산기(41)에 의해 승산하여 이 승산 결과와 소정의 정수를 가산기(42)에서 가산함으로써 얻어진다.

제3블럭은 제1블럭과 마찬가지로 샘플링 주파수 fs로 동작하는 블럭이고, 샘플링 주파수마다 입력되는 좌채널 디지탈 데이타 L_IN에 제2블럭에서 출력되는 계수치 LL, CL, RL, SL을 각각 승산하는 승산기(43), 우채널 디지탈 데이타 R_IN에 계수치 LR, CR, RR, SR을 각각 승산하는 승산기(44)와, 승산기(43,44)의 출력을 각각 가산해서 각 채널의 디지탈 데이타 L', R', C', S'를 작성하는 가산기(45), 채널 데이타 C'를 입력하여 저주파 부분을 제거해서 중앙 채널 데이타 C_OUT를 출력하는 디지탈 고역 통과 필터(46), 채널 데이타 C'에서 디지탈 고역 통과 필터(46)의 출력 데이타를 감산해서 중앙 채널의 저역 부분을 구하고 이것을 채널 데이타 L' 및 R'에 가산해서 좌채널 디지탈 데이타 L_OUT및 우채널 디지탈 데이타 R_OUT로서 출력하는 감산기(47) 및 가산기(48), 채널 데이타 S'를 지연하는 지연 소자(49), 및 지연소자(49)의 출력을 입력해서 고역 성분을 제거해서 서라운드 채널 디지탈 데이타 S_OUT를 출력하는 저역 통과 필터(50)으로 구성된다. 여기서 디지탈 고역 통과 필터(46)는 차단 주파수가 100Hz이고, 디지탈 저역 통과 필터(50)는 차단 주파수가 7KHz이다.

상기 제3블럭에는 계수치 LL, CL, RL, SL 및 계수치 LR, CR, RR, SR이 제3블럭의 16회 동작에 1회의 비율로 공급되지만, 제3블럭은 공급된 동일 데이타를 다음에 데이타가 공급되기까지 사용해서 처리를 행한다. 제3블럭에서 처리된 출력 L_OUT, R_OUT, C_OUT, S_OUT는 방향성이 강조된 출력으로 되고, 이것을 DA 변환해서 재생함으로써 효과적인 입체 음향이 재생된다.

이와 같이 제1및 제3블럭을 샘플링 주파수 fs=44.1KHz로 동작시켜 제2블럭을 1/16의 샘플링 주파수 2.75KHz로 동작시킴으로써 저주파의 디지탈 저역 통과 필터(31,34,35)의 계수 정밀도를 확보할 수 있다.

즉, 저주파 디지탈 필터의 3개의 승산 계수(a,b,c)는

(fs = 샘플링 주파수, fc = 차단 주파수)로 표시된다.

따라서, 초저역의 저역 통과 필터에서는 샘플링 주파수가 높을수록 fc/fs가 0에 가까워지기 때문에 ω₀도 0에 가까워진다.

따라서, a ≒ 0, b ≒ 0, c ≒ -1로 되어, 계수의 유효자리수가 길어진다. 그리고 샘플링 주파수 fs를 낮게 하면 fc/fs의 수치는 커지고, 계수 a, b, c의 유효자리수가 짧고 계수 정밀도가 향상된다.

제7도는 본 실시예에 관한 함수 변환의 제1의 예를 도시한 그래프로, 입력 테이타를 대수 변환하는 경우의 예이다. 입력을 X축, 변환 데이타를 Y축으로 한 경우의 대수 곡선이 나타나 있다. X축의 원점에서 소정의 간격으로 X₁, X₂, X₃...를 설정한다. 예를 들면 입력 데이타가 16비트인 경우 데이타의 상위 4비트로 표시되는 간격으로 X₁, X₂, X₃...를 설정한다. 그리고 0에서 X₁의 사이의 입력 데이타에 대해서는 X축과 곡선의 교점과 X₁에 대응하는 곡선상의 점중에서 2점을 연결하는 직선의 기울기 a₁및 Y축 절편 b₁의 값을 출력 데이타로 한다. 또 X₁에서 X₂의 입력 데이타에 대해서는 X₁과 X₂에 대응하는 곡선상의 2점을 연결하는 직선의 기울기 a₂와 Y축 절편 b₂를 출력 데이타로 한다. 마찬가지로 각각의 입력 Xi에 대해 기울기 a₁과 Y축 절편 b₁을 출력 데이타로 한다. 여기서 입력 데이타의 최대치 X_max와 출력 데이타의 비트수로 표시되는 최대치 Y_max가 동일 데이타로 되도록 Y축의 출력 데이타가 정해진다. 또 X축과 곡선의 교점 이하의 입력 데이타에 대해 a₁과 b₁의 데이타에 기초하여 계산해도 오디오 신호를 처리하는 DSP 등의 경우에는 거의 문제가 없다. 제7도에서 구해지는 기울기와 Y축 절편의 데이타는 입력의 O, X₁, X₂, X₃...를 어드레스로 해서 메모리에 기억된다. 그리고 입력된 데이타를 대수 변환된 데이타로 변환하는 경우에는 입력 데이타의 상위 수 비트, 즉 X축을 같은 간격으로 분할하는데 사용한 상위 비트수(상기의 경우는 4비트)에 의해 어드레스 지정하여 기울기와 Y축 절편의 데이타를 독출한다. 예를 들면, 입력 데이타 X_IN이 X₂와 X₃의 사이에 있는 데이타인 경우에는 X₂의 어드레스에 의해 기울기 a₃과 Y축 절편 b₃이 도출된다. 그리고 Y=a₃X_IN+b₃를 연산함으로써 변환 데이타가 얻어진다.

제8도는 X축을 16 분할한 경우의 기울기 데이타 a와 Y축 절편 데이타 b를 메모리에 기억시키는 패턴을 도시한 어드레스 맵이다. 제8a도는 기울기 데이타 a와 Y축 절편 데이타 b를 별도의 어드레스 영역에 기억시키는 경우를 나타낸다. 어드레스 「AA0000」에서 「AA1111」으로 기울기 데이타 a가 기억되고, 어드레스 「BB0000」에서 「BB1111」로 Y축 절편 데이타 b가 기억되어 있다. 이 경우에는 입력 데이타의 상위 4 비트를 어드레스 데이타의 하위 4 비트로 한 채, 그 상위 비트 AA에 의해 기울기 데이타 a가 액세스되고, 그의 상위 비트 BB에 의해 Y축 절편 데이타 b가 액세스된다.

제8b도는 기울기 데이타 a와 Y축 절편 데이타 b를 교대로 기억시키는 경우이고, 어드레스 「X00000」에서 「X11111」로 기억된다. 이 경우에는 입력 데이타의 상위 4비트에 하위 1비트를 부가하고, 이 최하위 비트를 「0」으로 하면 기울기 데이타 a가 얻어지고 최하위 비트를 「1」로 하면 Y축 절편 데이타 b가 얻어진다.

제8c도는 하나의 어드레스에 기울기 데이타 a와 Y축 절편 데이타 b를 모두 기억시키는 경우이다. 이 경우에는 입력 데이타의 상위 4비트를 어드레스 데이타의 하위 4비트로 함으로써 기울기 데이타 a 및 Y축 절편 데이타 b가 얻어진다.

여기서 대수 변환기(24)는 제7도에 도시한 방법에 의해 대수 변환을 행하는 것이고, 제8c도에 도시한 데이타 기록 방법으로 기울기 데이타 a 및 Y축 절편 데이타 b를 기억하는 ROM을 사용한다.

역대수 변환기(29)는 대수 변환기(24)와 마찬가지로 제7도에 도시한 데이타 변환 방법에 의해 역대수 변환하는 것이지만, 제1도가 대수 곡선인데 비해, 입력 데이타에 대한 역대수 곡선으로 되어 있다. 그리고 입력 데이타에 대해 기울기 데이타 a와 Y축 절편 데이타 b가 기억된 ROM을 사용하여 극성 판별기(28)에서의 출력 EL', ER', EC', ES'을 역대수 변환해서 방향성을 강조하기 위한 데이타 EL, ER, EC, ES를 작성한다.

제9도는 본 실시예의 제2함수 변환의 예를 도시하는 그래프이고, 입력 데이타를 대수 변환하는 경우의 예이다. 입력을 X축, 변환 데이타를 Y축으로 한 경우의 대수 곡선이 나타나 있다. 대수 곡선과 X축의 교점을 기점으로 해서 2⁰, 2¹, 2², 2³...2ⁿ(n=N-1:N은 입력 데이타의 비트수)의 관계에서 X축을 샘플링해서 각 샘플링된 입력 데이타에 대응하는 곡선상의 점을 각각 연결하는 대수 곡선에 근사시킨다. 그래서 2₀에서 2₁에 대응하는 곡선상의 점중에서 2점을 연결하는 직선의 기울기 a₁및 Y축 절편 b₁의 값을 입력 2⁰의 출력 데이타로 한다. 또 2¹에서 2²에 대응하는 곡선상의 2점을 연결하는 직선의 기울기 a₂와 Y축의 절편 b₂를 입력 2¹의 출력 데이타로 한다. 마찬가지로 각각의 입력 2ⁿ에 대해 기울기 a_n과 Y축 절편 b_n을 출력 데이타로 한다. 여기서 입력 데이타가 N 비트인 경우 입력 데이타의 최대치 2^N은 출력 데이타의 비트수로 표시되는 최대치 Y_max로 되도록 Y축의 출력 데이타가 정해진다.

또 제9도에 있어서 각 기울기 a_n과 Y축 절편 b_n의 관계는 a₀=2a₁=4a₂=....=2ⁿa_n이고, b_n-b_n-1=…=b₁-b₀=h(일정)로 되어 있고, 이것에 따르면 a₀과 h를 기억해두면 계산에 의해 각 기울기 및 Y축 절편을 간단히 구할 수 있다.

제9도에 있어서 구해지는 기울기와 Y축 절편의 데이타는 입력 데이타에 관해서 N-n-1을 어드레스로 해서 메모리에 기억된다. 예를 들면 N=16 비트의 경우 2⁰에 대응하는 기울기 a₀과 Y축 절편 b₀의 데이타는 15를 어드레스로 하는 메모리 영역에 기억되고, 2¹에 대응하는 기울기 a₁과 Y 절편 b₁의 데이타는 14를 어드레스로 하는 영역에 기억되고, 마찬가지로 2¹⁵에 대응하는 기울기 a₁₅와 Y축 절편 b₁₅는 0을 어드레스로 하는 메모리 영역에 기억된다. 이와 같이 기억시킨 기울기 a_n과 Y축 절편 b_n을 도출할 때는 제2도에 도시한 플로우챠트와 같이 행한다. 입력 데이타의 최상위 비트에서 몇번째 비트에 1이 있는가를 조사한다. 즉, 입력 데이타의 최상위 비트가 1인지 아닌지를 판정하여 0일 때에는 카운터를 +로 한 후 입력 데이타를 상위 비트 방향으로 1비트 시프트한다. 그리고 다시 최상위 비트가 1인지 아닌지를 판정한다. 이때 1이면 입력 데이타는 2¹⁴+2ⁱ(i는 14미만)이므로 2¹⁴에 대응하는 기울기 a₁₄와 Y축 절편 b₁₄를 도출하면 되므로 어드레스 1을 액세스하면 된다. 즉, 카운터의 계수치를 어드레스 데이타로서 사용하면 되는 것이다.

여기서 대수 변환기(24)는 제9도에 도시한 방법에 의해 대수 변환을 행하는 것으로, 기울기 데이타 a 및 Y축 절편 데이타 b를 기억하는 ROM을 사용한다.

역 대수 변환기(29)는 대수 변환기(24)와 마찬가지로 제9도에 도시한 데이타 변환 방법에 의해 역대수 변환하는 것이다. 제1도가 대수 곡선임에 비해 입력 데이타에 대하여 역대수 곡선으로 되어 있다. 그리고 입력 데이타에 대하여 기울기 데이타 a와 Y축 절편 데이타 b가 기억된 ROM을 사용하고, 극성 판별기(28)에서의 출력 EL', ER', EC', ES'를 역대수 변환해서 방향성을 강조하기 위한 데이타 EL, ER, EC, ES를 작성한다.

다음에 제1도에 도시한 방향성을 강조한 오디오 신호 처리 장치를 실현하는데 최적인 DSP를 제10도에 도시한다. DSP는 1쌍의 데이타 버스(BUS1,BUS2)(51), 상기 데이타 버스(BUS1,BUS2)(51)에 접속된 디지탈 처리회로(52,53), 마찬가지로 데이타 버스(BUS1,BUS2)(51)에 접속된 데이타 입출력 회로(54), 인터페이스 회로(55), 외부 메모리 인터페이스 회로(56), 데이타 교환 레지스터(57)와, 데이타 버스(BUS2)에 접속된 기억 제어 레지스터(58), 조건 분기 제어회로(59), 및 데이타 버스(BUS2)에 접속되어 상기 각 회로의 동작을 제어하는 제어회로(60)으로 구성된 오디오 신호 처리용 DSP 시스템으로, 이 DSP 시스템은 1칩 반도체 소자상에 집적되는 것이다.

데이타 버스(51)는 각각 8비트 × 3 = 24비트로 구성된다. 데이타 입출력회로(54)는 입력 단자(IN)에 외부에서 인가된 16 비트의 좌채널과 우채널의 샘플링 데이타를 직렬로 입력하여 우채널의 데이타는 데이타 버스(BUS1)에, 좌채널의 데이타는 데이타 버스(BUS2)로 송출하고, 또 데이타 버스(BUS1) 및 (BUS2)로 송출된 처리가 끝난 데이타를 받아서 출력단자(OUT)에서 직렬로 출력한다.

데이타 처리 회로(52)는 우채널의 데이타 처리용이고, 데이타 처리 회로(53)는 좌채널의 데이타 처리용이며, 각각 모두 동일 구성이다. 즉, 데이타 처리 회로(52,53)는 데이타 RAM(61), 정수 RAM(62), 정수 ROM(63), 어드레스 포인터(AP)(64,65,66), 승산기(MUL)(67), ALU(68), 어큐뮬레이터(ACC)(69), 임시 레지스터(TMP1-TMP8)(70)을 갖는다. 데이타 RAM(61)은 데이타 입출력 회로(54)에서 송출된 처리전의 데이타 및 연산 처리 후의 데이타를 기억하는 24 비트 × 128의 용량을 가지고 데이타 버스(51) 및 승산기(67)의 입력에 접속된다. 정수 RAM(62)는 인터페이스 회로(55)에서 송출되는 디지탈 필터의 계수등을 기억하는 16비트 × 256의 용량을 가지고 데이타 버스(51), 승산기(67)의 입력 및 ALU(68)의 입력에 접속된다. 또 정수 ROM(63)은 디지탈 필터의 고정적인 승산 계수와 대수 변환 및 역대수 변환을 위한 데이타 테이블 등을 고정 기억하는 24 비트 × 256의 ROM이고 데이타 버스(51) 및 승산기(67)의 입력에 접속된다.

어드레스 포인터(64)는 8비트로 구성되는 데이타 RAM(61)의 어드레스 지정을 행하는 것이고, 제어 회로(60)에서 출력되는 마이크로 코드(INC1) 및 (DEC1)로 제어된다. 또 어드레스 포인터(65)는 정수 RAM(62)의 어드레스를 지정하는 10비트의 포인터이고, 제어 회로(60)에서 출력되는 마이크로 코드(INC2)로 제어된다. 또 어드레스 포인터(66)은 정수 ROM(63)의 어드레스를 지정하는 8 비트의 포인터이고 제어 회로(60)에서 출력되는 마이크로 코드(DEC3)에 의해 제어된다.

승산기(67)는 24비트 × 16비트의 승산을 하는 것으로, A 입력은 24비트, B 입력은 16비트로 그 승산 결과는 1싸이클 후에 확정된다. 또 승산기(67)의 A 입력과 B 입력에는 입력 선택 회로(MPXA) 및 (MPXB)가 설치되고, 입력 선택 회로(MPXA)는 제어 회로(60)에서의 마이크로 코드(A-BUS)에 의해 데이타 버스(51)를 선택하고, 마이크로 코드(A-DRAM)에 의해 데이타 RAM(61)을 선택해서 A 입력으로 인가하고, 입력 선택 회로(MPXB)는 마이크로 코드(B-BUS)에 의해 데이타 버스(51)를 선택하고, 마이크로 코드(B-CRAM)에 의해 정수 RAM(62)을 선택하고 마이크로 코드(B-CROM)에 의해 정수 ROM(63)을 선택해서 B 입력으로 인가한다. 승산 결과는 32 비트로 출력된다.

ALU(68)는 32비트의 연산 회로로, 한쪽에 입력된 32비트의 승산 결과의 다른쪽에 입력된 32비트의 ACC(69)의 데이타를 마이크로 코드(ADD)에 의해 가산 처리하여 그 결과를 ACC(69)로 전송한다. ACC(69)의 32비트 중 상위 24비트는 데이타 버스(51)와 접속되고, 하위 8비트는 보조버스(71)에 의해 임시 레지스터(70)의 하위 8비트와 접속되어 있다. 임시 레지스터(70)는 32비트의 레지스터(TMP1,TMP2, ..., TMP8)로 구성되고, 32비트의 데이타를 최대 8개 보존하는 레지스터로서, 각각의 상위 24비트는 데이타 버스(51)와 접속된다. 데이타 버스(51)와 보조 버스(71)에 의해 임시 레지스터(70)와 ACC(69) 사이에서 32 비트 데이타의 전송이 행해진다.

제어 회로(60)는 미리 프로그램된 순서에 따라 각 부분의 회로를 제어하는 것으로, 데이타 처리 회로(52,53)의 각 부분의 회로를 동시 혹은 각각 독립해서 제어할 수도 있다. 상기 제어 회로(60)내에는 프로그램 ROM(혹은 RAM)이 내장되어 프로그램 ROM에서 독출된 프로그램의 실행에 의해 어드레스 포인터(64,65,66)를 제어하는 INC1, INC2, DEC1, CLEAR2, DEC3; 입력 선택 회로(MPXA,MPXB)를 제어하는 A-BUS, A-DRAM, B-BUS, B-CRAM B-CROM; ALU(68)를 제어하는 ADD, THR, MD; 데이타 교환 레지스터(57)를 제어하는 CHG; 조건 분기 제어 회로(59)를 제어하는 OVFR, SIFR, CAFR BOFR; 기억 제어 레지스터(58)를 제어하는 MBDL등이 출력된다.

인터페이스 회로(55)는 DSP 시스템과 외부의 제어 장치, 예를 들어 마이크로 컴퓨터(도시하지 않음) 사이에서 데이타를 주고 받는 것이다.

외부 메모리 인터페이스 회로(56)는 DSP 시스템에서 외부로 접속하는 메모리와의 사이에서 어드레스 지정 및 데이타를 주고 받기 위한 회로이다.

데이타 교환 레지스터(57)는 데이타 버스(BUS1)로 송출된 데이타를 보존하고 데이타 버스(BUS2)로 출력하는 24비트의 R→L 레지스터(57a) 및 데이타 버스(BUS2)로 송출된 데이타를 보존하고 데이타 버스(BUS1)로 출력하는 24비트의 L→R 레지스터(57b)로 구성되고, 교환명령의 실행시에 제어회로(60)에서 출력되는 제어신호(CHG)에 의해 1 명령 싸이클 중에 데이타의 보존과 출력이 R→L 레지스터(57a) 및 L→R 레지스터(57b)에서 동시에 행해진다. 따라서 우채널의 디지탈 데이타와 좌채널의 디지탈 데이타를 서로 교환하여 각각 상대 채널의 데이타에 소정의 계수를 승산하여 자신의 디지탈 데이타에 가산 혹은 감산하는 신호 조작을 행한다.

조건 분기 제어 회로(59)는 각각의 디지탈 처리 회로(52,53)의 ALU(68)의 디지탈 처리 출력이 소정의 상태로 된 때에 출력되는 신호를 데이타 버스(BUS2)에서 인가된 데이타에 기초하여 선택해서 점프 제어 신호 JMP를 발생시킨다.

상기 제10도에 도시한 DSP를 이용해서 제1도에 도시한 신호 처리 장치를 실현하는 경우 DSP의 디지탈 처리 회로(52,53)에 각각 처리를 분담시켜서 동시에 행할 수 있다. 즉, AD 변환되어 입력되는 좌채널과 우채널의 디지탈 데이타를 각각 필터하는 디지탈 대역 통과 필터(14)는 디지탈 처리 회로(52,53)을 각각 독립해서 형성하고, 그 출력 결과는 DSP의 데이타 변환 레지스터(57)을 사용해서 디지탈 처리 회로(52,53)의 각각에 전달된다. 이후에는 기본적으로 좌채널 및 우채널의 처리를 디지탈 처리 회로(52)에서 행하고, 중앙 채널 및 서라운드 채널의 처리를 디지탈 처리 회로(53)에서 행한다.

또 디지탈 처리 회로(52,53)의 각각에 있어서 제2도에서 제5도에 도시한 각종 디지탈 필터 등을 실현하는 경우 계수의 승산은 승산기(67)에서 행하고, 가산 및 감산은 ALU(68)에서 행한다. 즉 필터로 입력되는 디지탈 데이타를 승산기(67)의 입력 A에 인가하고, 필터 계수를 정수 ROM에서 독출하여 입력 B에 인가하여 승산을 행하고, 또 데이타 RAM(61)에서 샘플링전의 데이타를 독출해서 정수 ROM(63)로부터의 필터 계수와 승산기(67)에서 승산한다. 승산을 반복 하면서 승산기(67)에서 출력되어 오는 승산결과를 ALU(68)와 ACC(69)에서 반복하여 가산함으로써 효율적으로 필터처리를 행할 수 있다.

또 전파 정류기(18)의 절대치 산출기(22) 및 극성 판별기(28)의 절대치 산출기(37)는 ALU(68)로 최상위 비트의 판정을 행하고, 그 결과에 따라 보수를 산출함으로써 실현된다. 또 레벨 판정기(32) 및 AND 게이트(33)는 디지탈 저역 통과 필터(31)의 출력 결과로 되는 승산기(67)의 출력을 ALU(68)에서 소정값과 비교해서 그 결과에 따라 조건 분기 제어 회로(59)에서 JMP 제어 신호를 발생시켜 점프앞에서의 프로그램으로 디지탈 저역 통과 필터(34)의 처리를 하도록 구성한다. 대수 변환기(24) 및 역대수 변환기(29)는 한쪽의 디지탈 처리 회로의 정수 ROM(63)에 대수 변환 테이블을 기록시키고, 다른쪽의 디지탈 처리 회로의 정수 ROM(63)에 역대수 변환 테이블을 기억시켜 서로의 정수 ROM(63)을 액세스시킴으로써 실현한다. 또는 정수 변환 테입블 및 역대수 변환 테이블을 제어회로(60)내의 프로그램 ROM에 기억해서 이 ROM을 액세스하도록 해도 좋다.

그런데, 제1도의 제1블럭 및 제3블럭을 샘플링 주파수 fs = 44.1KHz로 작동시키기 위해서는 좌우 채널의 디지탈 데이타 L_IN및 R_IN이 입력될 때마다 제1블럭 및 제3블럭의 처리를 행하는 프로그램의 실행을 다음의 디지탈 데이타가 입력될때까지 완료시킨다. 한편 제2블럭을 샘플링 주파수 fs의 1/16으로 동작시키기 위해서는 제2블럭을 실현하는 프로그램을 대략 균등하게 16등분해서 그 하나 하나를 샘플링 주파수마다 제1블럭 및 제3블럭의 프로그램 실행전 또는 실행후에 행함으로써 실현된다. 그때 처리결과는 다음의 샘플링 주기에 사용하기 위해 데이타 RAM(61)에 대피시킬 필요가 있다.

이와 같이 제10도에 도시한 DSP를 이용하면 동일 프로그램으로 동시에 데이타 처리회로(52,53)를 제어할 수 있어서 프로그램 스텝수를 단축할 수 있고, 제1도에 도시한 방향성을 강조한 오디오 신호 처리 장치를 매우 간단하게 처리할 수 있다.

상기와 같이 본 발명에 따르면 DSP에 의해 방향성을 강조한 오디오 신호 처리 장치를 구성할 때 AD 변환된 오디오 신호의 샘플링 주기로 동작하는 블럭과 그 샘플링 주기의 N배의 주기로 동작하는 블럭으로 나누어짐으로써 저주파의 디지탈 필터 계수의 비트수가 작아지고 정밀도 좋은 연산을 행할 수 있다. 또 샘플링 주기의 N배로 동작하는 블럭의 처리를 1/N으로 대략 균등 분할하여 N 샘플링 주기로 분배함으로써 1회의 샘플링 기간내에 처리하는 스텝수가 감소해서 처리율(throughput)이 향상된다.

여기서 제7도에 도시한 제1의 변환 방법에 의한 동작을 구체적으로 설명한다. 변환해야 할 데이타 X_i가 생성되면 데이타 X_i의 상위 4비트를 어드레스 포인터(66)에 셋트하고, 정수 ROM(63)에서 동일 어드레스로 기억된 기울기 데이타 a 및 Y축 절편 데이타 b로 독출한다. 독출된 데이타를 ALU(68)에 입력해서 ALU(68)의 시프트 기능에 의해 데이타를 하향 시프트하고, 상위 4비트의 기울기 데이타 a만을 남긴다. 남겨진 기울기 데이타 a를 ACC(69)를 통해 승산기(67)의 입력(B)에 인가하고 승산기(67)의입력(A)에 데이타 RAM(61)에 보존되어 있는 데이타 X_i를 인가해서 승산을 개시한다. 승산기(67)가 승산하고 있는 동안 어드레스 포인터(66)에 셋트된 데이타로 다시 기울기 데이타 a 및 Y축 절편 데이타 b를 정수 ROM(63)에서 독출하여 ALU(68)로 입력한다. 그리고, ALU(68)의 마스크 기능을 이용해서 상위 비트의 기울기 데이타 a를 마스크하고, 하위 비트의 Y축 절편 데이타 b 만큼을 ACC(69)에 보존하고 승산기(67)에서의 승산 결과, 즉 aX_i과 ACC(69)에 보존된 Y축 절편 데이타 b를 ALU(68)에서 가산하여 변환 데이타 Y=aX_i+b를 얻는다.

이와 같이 정수 ROM(63)에 기울기 데이타 a 및 Y축 절편 데이타 b를 기억시켜 둠으로써 매우 짧은 스텝으로 Y=aX_i+b의 계산이 가능해진다. 또 변환을 위한 데이타량도 적어서 정수 ROM(63)의 일부만을 사용하면 되고 그외에 기억해야 할 필터 계수 등의 데이타를 희생하는 일도 없다.

상기와 같이 본 발명에 따르면 데이타 변환을 위한 테이블로 되는 메모리에 기억해 두는 데이타량이 적어지고 또 메모리에서 독출된 데이타에 기초하여 행하는 계산도 간단해지기 때문에 프로그램 스텝수가 적고 고속의 데이타 변환이 가능하다. 또 변환 오차도 대폭 줄일 수 있어서 정밀도 높은 디지탈 처리가 가능한 잇점이 있다.

또 DSP의 처리의 부담이 대폭 경감될 수 있어서 종래 아날로그 처리로 행해오던 방향성을 강조한 오디오 신호 처리 장치를 DSP를 이용한 디지탈 처리에 의해 매우 쉽고 고정밀도로 실현할 수 있다.

여기서 제9도에 도시한 제2변환 방법에 의한 동작을 제11도의 플로우 챠트를 참조해서 구체적으로 설명한다. 변환해야 할 데이타 X_i가 생성되면 어드레스 포인터(66)에 입력 데이타 2¹⁵에 대응하는 기울기 및 Y축 절편을 기억하고 있는 어드레스 데이타를 셋트한다. 그리고 데이타 X_i를 ALU(68)에 입력하고, 최상위 비트가 1인가 아닌가를 i 판정한다. 판정결과가 1이면 어드레스 포인터(68)에 의해 정수 ROM(63)에서 어드레스에 기억된 기울기 데이타 a₁₅및 Y축 절편 데이타 b₁₅를 독출한다. 판정 결과가 0이면 어드레스 포인터(66)를 증분해서 ALU에 입력된 입력 데이타를 상위 비트 방향으로 1비트 시프트해서 다시 최상위 비트의 판정을 행한다. 이와 같이 해서 최상위 비트가 1로 판정될 때까지 같은 동작을 행함으로써 어드레스 포인터(66)는 입력 데이타에 대응하는 데이타를 기억하는 어드레스 데이타로 된다. 어드레스 포인터(66)에 의해 독출된 데이타는 ALU(68)로 입력되고, ALU(68)의 시프트 기능에 의해 데이타를 하향 시프트 하여 상위 비트의 기울기 데이타 a만을 남긴다. 남긴 기울기 데이타 a를 ACC(69)를 통해 승산기(67)의 입력(B)에 인가해서 승산기(67)의 입력(A)로 데이타 RAM(61)에 보존되어 있는 데이타 X_i를 인가해서 승산을 개시한다. 승산기(67)가 승산하고 있는 동안 어드레스 포인터(66)에 셋트된 데이타로 다시 기울기 데이타 a 및 Y축 절편 데이타 b를 정수 ROM(63)에서 독출하여 ALU(68)에 입력한다. 그리고 ALU(68)의 마스크 기능을 이용해서 상위 비트의 기울기 데이타 a를 마스크하여 하위 비트의 Y축 절편 데이타 b만을 ACC(69)에 보존하고 승산기(67)에서의 승산 결과, 즉 aX_i와 ACC(69)에 보존된 Y축 절편 데이타 b를 ALU(68)에서 가산하여 변환 데이타 Y=aX_i+b를 얻는다.

이와 같이 정수 ROM(63)에 기울기 데이타 a 및 Y축 절편 데이타 b를 기억해 둠으로써 대단히 짧은 스텝으로 Y=aX_i+b의 계산을 행할 수 있다. 또 변환을 위한 데이타량도 적어서 정수 ROM(63)의 일부만을 사용하면 되고 그밖에 기억해야할 필터 계수 등의 데이타를 희생할 필요도 없다.

상기와 같이 본 발명에 따르면 데이타 변환을 위한 테이블로 되는 메모리에 기억해 두는 데이타량이 적어지고 또 메모리에서 독출된 데이타에 기초하여 행하는 계산도 간단해지기 때문에 프로그램 스텝수가 적고 고속의 데이타 변환이 가능하다. 또 변환 오차도 대폭 줄일수 있어서 정밀도 높은 디지탈 처리가 가능한 잇점이 있다.

또, DSP 처리의 부담을 대폭 경감할 수 있어서 종래 아날로그 처리로 행해오던 방향성을 강조한 오디오 신호 처리 장치를 DSP를 이용한 신호처리 장치에 의해 매우 쉽게 고정밀도로 실현할 수 있다.

Claims (19)

1. 스테레오 재생 장치에 기존의 좌채널 및 우채널 이외의 다른 채널을 제공함으로써 방향성을 강조한 오디오 신호(audio signal with directional emphasis)를 처리하기 위한 장치에 있어서, (a) 중앙 채널 디지탈 신호(center channel digital signal)를 발생시키도록 좌채널 입력 디지탈 신호 L_IN을 우채널 입력 디지탈 신호 R_IN에 가산하는 단계-상기 2 디지탈 신호는 선정된 각각의 샘플링 주기마다 입력됨-, 서라운드 디지탈 신호를 발생시키도록 좌채널 입력 디지탈 신호 L_IN에서 우채널 입력 디지탈 신호 R_IN을 감산하거나 그 역으로 감산하는 단계, 및 각각의 좌채널 입력 디지탈 신호 L_IN, 우채널 입력 디지탈 신호 R_IN, 중앙 채널 디지탈 신호 및 서라운드 채널 디지탈 신호를 전파 정류하는 단계를 포함하는 프로세스를 각 샘플링 주기마다 완료함으로써 전파-정류된 디지탈 신호를 출력시키기 위한 제1블럭; (b) 좌채널 입력 디지탈 신호 L_IN및 우채널 디지탈 신호 R_IN과 승산될 최소한 4가지 유형의 계수를 상기 제1블럭으로부터의 디지탈 신호 출력으로부터 발생시키기 위한 제2블럭; 및 (c) 좌채널 입력 디지탈 신호 L_IN및 우채널 입력 디지탈 신호 R_IN을 수신해서 상기 제2블럭에서 발생되고 샘플링 주기의 N배 만큼 증가된 각 주기에서 재생되는 최소한 4가지 유형의 계수와 좌채널 입력 디지탈 신호 L_IN및 우채널 입력 디지탈 신호 R_IN을 승산함으로써 좌채널 출력 디지탈 신호 L_OUT, 우채널 출력 디지탈 신호 R_OUT, 중앙 채널 출력 디지탈 신호 C_OUT및 서라운드 채널 출력 디지탈 신호 S_OUT를 발생시키는 제3블럭을 포함하는 것을 특징으로 하는 오디오 신호 처리 장치.
2. 제1항에 있어서, 상기 제1블럭이 최소한 (a) 중앙 채널 디지탈 신호 C를 발생시키도록 좌채널 입력 디지탈 신호 L_IN을 우채널 입력 디지탈 신호 R_IN에 가산하기 위한 제1가산기; (b) 서라운드 채널 디지탈 신호 S를 발생시키도록 우채널 입력 디지탈 신호 R_IN으로부터 좌채널 입력 디지탈 신호 L_IN을 감산하거나 그 역으로 감산하기 위한 제1감산기; (c) 좌채널 입력 디지탈 신호 L_IN의 절대치를 계산하기 위한 제1정류기; (d) 우채널 입력 디지탈 신호 R_IN의 절대치를 계산하기 위한 제2정류기; (e) 중앙 채널 디지탈 신호 C의 절대치를 계산하기 위한 제3정류기; 및 (f) 서라운드 채널 디지탈 신호 S의 절대치를 계산하기 위한 제4정류기를 포함하는 것을 특징으로 하는 오디오 시호 처리 장치.
3. 제2항에 있어서, 상기 제1블럭이 최소한 (a) 제1및 제2가산기에 입력된 좌채널 입력 디지탈 신호 L_IN의 불필요한 주파수 성분을 제거하여 좌입력 디지탈 신호 L을 발생시키는 제1디지탈 대역 통과 필터; 및 (b) 제1및 제2가산기에 입력된 우채널 입력 디지탈 신호 R_IN의 불필요한 주파수 성분을 제거하여 우입력 디지탈 신호 R을 발생시키는 제2디지탈 대역 통과 필터를 더 포함하는 것을 특징으로 하는 오디오 신호 처리 장치.
4. 제2항에 있어서, 상기 제2블럭은 적어도 (a) 상기 제1정류기로부터 출력된 좌입력 디지탈 신호 L의 절대치에 함수변환을 적용하여 디지탈 신호 L_e를 출력시키는 제1함수 변환기; (b) 상기 제2정류기로부터 출력된 좌입력 디지탈 신호 L의 절대치에 함수 변환을 적용하여 디지탈 신호 R_e를 출력시키는 제2함수 변환기; (c) 상기 제3정류기로부터 출력된 좌입력 디지탈 신호 L의 절대치에 함수 변환을 적용하여 디지탈 신호 C_e를 출력시키는 제3함수 변환기; (d) 제4정류기로부터 출력된 좌입력 디지탈 신호 L의 절대치에 함수 변환을 적용하여 디지탈 신호 S_e를 출력시키는 제4함수 변환기; (e) 디지탈 신호 L_e로부터 디지탈 신호 R_e를 감산하여 레벨차 신호 L_e-R_e를 출력하는 제2감산기; (f)디지탈 신호 C_e로부터 디지탈 신호 S_e를 감산하여 레벨차 신호C_e-S_e를 출력하는 제3감산기; (g) 레벨차 신호 L_e-R_e및 C_e-S_e를 적분하기 위한 제1디지탈 저역 통과 필터; (h) 상기 디지탈 저역 통과 필터의 적분치를 기초로 하여 레벨차 신호 L_e-Re 및 C_e-S_e의 레벨을 검출하기 위한 레벨 검출기; (i) 상기 레벨 검출기로부터의 출력에 따라 스위치된 시정수를 갖고 있고, 공급된 레벨차 신호 L_e-R_e로부터 신호 ELR을 출력시키는 제2디지탈 저역 통과 필터; (j) 상기 레벨 검출기로부터의 출력에 따라 스위치된 시정수를 갖고 있고, 공급된 레벨차 신호 C_e-S_e로부터 신호 ECS를 출력시키는 제3디지탈 저역 통과 필터; (k) 신호 ELR 및 ECS를 이들의 극성에 따라 판별하기 위한 극성 판별;, (l) 상기 극성 판별기로부터의 출력을 역대수 변환(inverse-logarithmically converting)시키기 위한 역함수 변환기; 및 (m) 역대수 변환기로부터의 출력을 기초로 하여 다수의 계수들을 발생시키기 위한 계수 발생 수단을 포함하는 것을 특징으로 하는 오디오 신호 처리 장치.
5. 제4항에 있어서, 상기 제1내지 제4함수 변환기는 대수 변환기이고, 상기 역함수 변환기는 역대수 변환기인 것을 특징으로 하는 오디오 신호 처리 장치.
6. 제1항에 있어서, 상기 제3블럭은 적어도 (a) 채널 디지탈 신호를 발생시키도록 각 샘플링 주기마다 상기 제1블럭으로부터 입력된 좌 디지탈 신호 L 및 우 디지탈 신호 R을 상기 제2블럭에서 발생된 계수와 승산시키기 위한 승산기, 및 (b) 상기 계수와 승산됨으로써 발생된 채널 디지탈 신호를 기초로 하여 방향적으로 일치되는 다수 채널의 출력 디지탈 신호(output digital signals of directionally accorded plural channels)를 발생시키기 위한 출력 디지탈 신호 발생기를 포함하는 것을 특징으로 하는 오디오 신호 처리 장치.
7. 제2항에 있어서, 각각의 제1내지 제4정류기가 전파-정류를 위한 적분기로서 작동하고 상기 제2블럭으로부터의 샘플링 주파수의 간섭을 방지하도록 작동하고 상기 제2블럭으로부터의 샘플링 주파수의 간섭을 방지하도록 최소한 14Hz의 차단 주파수를 갖는 디지탈 저역 통과 필터를 포함하는 것을 특징으로 하는 오디오 신호 처리 장치.
8. 제4항에 있어서, 상기 제3블럭은 적어도 (a) 채널 디지탈 신호를 발생시키도록 각 샘플링 주기마다 상기 제1블럭으로부터 입력된 좌 디지탈 신호 L 및 우 디지탈 신호 R을 상기 제2블럭에서 발생된 계수와 승산시키기 위한 승산기; 및 (b) 상기 계수와 승산됨으로써 발생된 채널 디지탈 신호를 기초로 하여 방향적으로 일치되는 다수 채널의 출력 디지탈 신호를 발생시키기 위한 출력 디지탈 신호 발생기를 포함하는 것을 특징으로 하는 오디오 신호 처리 장치.
9. 제5항에 있어서, 상기 제2블럭은 적어도 (a) 채널 디지탈 신호를 발생시키도록 각 샘플링 주기마다 상기 제1블럭으로부터 입력된 좌 디지탈 신호 L 및 우 디지탈 신호 R을 상기 제2블럭에서 발생된 계수와 승산시키기 위한 승산기; 및 (b) 상기 계수와 승산됨으로써 발생된 채널 디지탈 신호를 기초로 하여 방향적으로 일치되는 다수 채널의 출력 디지탈 신호를 발생시키기 위한 출력 디지탈 신호 발생기를 포함하는 것을 특징으로 하는 오디오 신호 처리 장치.
10. 제5항에 있어서, 각각의 상기 대수 변환기는 (a) 입력 데이타에 대응하는 출력 데이타를 나타내는 변수 Y를 얻기 위해 대수 함수 곡선에 근사한 데이타를 포함하는 ROM을 포함하되, 상기 ROM은 변수 X를 X₁, X₂, X₃, ..... X_n으로 분할해서 그 분활된 변수 X₁, X₂, X₃, ..... X_n에 대응하는 대수 함수 곡선상의 인접한 두점(X_n,Y_n) 및 (X_n+1, Y_n+1)을 연결해서 이루어진 직선 Y=a_nX+b_n의 그룹을 사용함으로써 대수 함수에 근사시키며, 범위 X₁-X₂에 대응하는 a₁및 b₁, 범위 X₂-X₃에 대응하는 a₂및 b₂, 번위 X₃-X₄에 대응하는 a₃및 b₃및 … 범위 X_n-X_n+1에 대응하는 a_n및 b_n의 데이타를 포함하고, (b) 상기 ROM에 포함된 대수 곡선의 근사 데이타를 기초로 하여 각 선정된 샘플링 주기마다 상기 제1블럭으로부터 입력되는 디지탈 데이타 L, R, L+R, 및 L-R의 대수 변환값을 산출하기 위한 산출 수단을 포함하되, 상기 산출 수단은 (i) 변수 X의 값으로서 선정된 주기로 상기 제1블럭으로부터 공급되는 디지탈 신호 L, R, C 및 S에 대응하는 a₁, a₂, a₃, ... a_n및 b₁, b₂, b₃, ... b_n을 상기 ROM으로부터 독출하기 위한 수단, 및 (ii) 식 Y=a_nX+b_n을 실행함으로써 디지탈 데이타 L, R, C 및 S로부터 대수 변환된 디지탈 신호 L_e, R_e, C_e, 및 S_e를 발생시키기 위한 수단을 포함하는 것을 특징으로 하는 오디오 신호 처리 장치.
11. 제9항에 있어서, 각각의 상기 대수 변환기는 (a) 입력 데이타에 대응하는 출력 데이타를 나타내는 변수 Y를 얻기 위해 대수 함수 곡선에 근사한 데이타를 포함하는 ROM을 포함하되, 상기 ROM은 변수 X를 X₁, X₂, X₃, ... X_n으로 분할해서 이 분할된 변수 X₁, X₂, X₃, ... X_n에 대응하는 대수 함수 곡선 상의 인접한 두점(X_n,Y_n) 및 (X_n+1,Y_n+1)을 연결해서 이루어진 것을 직선 Y=a_nX+b_n의 그룹을 사용함으로써 대수 함수에 근사시키며, 범위 X₁-X₂에 대응하는 a₁및 b₁, 범위 X₂-X₃에 대응하는 a₂및 b₂, 범위 X₃-X₄에 대응하는 a₃및 b₃, 및 ... 범위 X_n-X_n+1에 대응하는 a_n및 b_n의 데이타를 포함하고, (b) 상기 ROM에 포함된 대수 곡선의 근사 데이타를 기초로하여 각 선정된 샘플링 주기마다 상기 제1블럭으로부터 입력되는 디지탈 데이타 L, R, L+R, 및 L-R의 대수 변환값을 산출하기 위한 산출 수단을 포함하되, 상기 산출 수단은 (i) 변수 X의 값으로서 선정된 주기로 상기 제1블럭으로부터 공급된 디지탈 신호 L, R, C 및 S에 대응하는 a₁, a₂, a₃, ... a_n및 b₁, b₂, b₃, ... b_n을 상기 ROM으로부터 독출하기 위한 수단, 및 (ii) 식 Y=a_nX+b_n을 실행함으로써 디지탈 데이타 L, R, C 및 S로부터 대수 변환된 디지탈 신호 L_e, R_e, C_e, 및 S_e를 발생시키기 위한 수단을 포함하는 것을 특징으로 하는 오디오 신호 처리 장치.
12. 제10항에 있어서, 상기 ROM에서의 범위 X_n-X_n+1을 설정하는데 매개변수 n(n=1,2,...N)이 2를 기초로 하여 결정되는 것을 특징으로 하는 오디오 신호 처리 장치.
13. 제12항에 있어서, 설정된 범위 X_n-X_n+1에 대응하는 데이타 a₁, a₂, a₃, ... a_n및 b₁, b₂, b₃, ... b_n이 각각 N-n-1에 관련된 어드레스에서 상기 ROM에 기억되고, 상기 데이타들은 입력 데이타의 최상위 비트에서부터 첫번째 1인 비트 번호(bit number)를 사용하여 어드레스를 지정함으로써 상기 ROM으로부터 독출되는 것을 특징으로 하는 오디오 신호 처리 장치.
14. 제11항에 있어서, 상기 ROM에서의 범위 X_n-X_n+1을 설정하는데 매개변수 n(n=1,2,...N)이 2를 기초로 하여 결정되는 것을 특징으로 하는 오디오 신호 처리 장치.
15. 제14항에 있어서, 설정된 범위 X_n-X_n+1에 대응하는 데이타 a₁, a₂, a₃, ... a_n및 b₁, b₂, b₃, ... b_n이 각각 N-n-1에 관련된 어드레스에서 상기 ROM에 기억되고, 상기 데이타들은 입력 데이타의 최상위 비트에서부터 첫번째 1인 비트 번호를 사용하여 어드레스를 지정함으로써 상기 ROM으로부터 독출되는 것을 특징으로 하는 오디오 신호 처리 장치.
16. 제9항에 있어서, 상기 제1정류기는 전파-정류를 위한 적분기로서 작동하고 상기 제2블럭으로부터의 샘플링 주파수의 간섭을 방지하는 14Hz의 차단주파수를 갖는 디지탈 저역 통과 필터를 포함하는 것을 특징으로 하는 오디오 신호 처리 장치.
17. 선형 입력 데이타를 비선형 출력 데이타로 변환하기 위한 디지탈 데이타 변환 방법에 있어서, (a) 입력 데이타에 관련하여 비선형 출력 데이타를 나타내는 함수 곡선에 근사한 직선들을 형성하도록 입력에 대응하는 다수의 점들을 상호 연결하는 단계; (b) 입력 데이타에 관련하여 각각의 직선을 출력 데이타로 나타내는 식 Y=aX+b의 a 및 b를 기억하는 단계; (c) 메모리로부터 데이타 a 및 b를 독출하는 단계; 및 (d) 산출식 Y=aX+b를 실행함으로써 얻어진 변환된 데이타를 출력하는 단계를 포함하는 것을 특징으로 하는 디지탈 데이타 변환 방법.
18. 선형 압력 데이타를 비선형 출력 데이타로 변환하기 위한 디지탈 데이타 변환 방법에 있어서, (a) 함수 곡선에 근사하도록 X축을 기점으로 하여 상기 제1블럭으로부터 공급된 입력 데이타에 관련하여 비선형 출력 데이타를 나타내는 함수 곡선이 교차하는 입력들 2^n-1(n=1,2,... N)에 대응하는 다수의 점을 상호 연결하는 단계; (b) 입력 데이타에 대응하는 출력 데이타로서 식 Y=aX+b의 a 및 b를 미리 기억하는 단계; (c)메모리로부터 데이타 a 및 b를 독출하는 단계; 및 (d) Y=aX+b를 실행함으로써 얻어진 변환된 데이타를 출력시키는 단계를 포함하는 것을 특징으로 하는 디지탈 데이타 변환 방법.
19. 제18항에 있어서, 데이타 a 및 b가 N-n-1의 어드레스로 메모리에 기억되고, 데이타 a 및 b가 입력 데이타의 최상위 비트에서 부터 첫번째 1인 비트번호를 사용하여 어드레스를 지정함으로써 메모리로부터 독출되는 것을 특징으로 하는 디지탈 데이타 변환 방법.