JP6863907B2 - 演算回路 - Google Patents
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Description
一般的にデータや係数には雑音成分が含まれており、特に下位ビットにおいて、信号成分に対する雑音成分の比率が大きくなる。したがって、データと係数の乗算結果についても、その下位ビットにおいて、雑音成分の比率が大きくなる。特に、乗算結果を表すビットのうち、データの小数点以下桁数または係数の小数点以下桁数よりも下位のビットには、量子化雑音が含まれる。
また、本発明の演算回路の1構成例において、前記LUT生成回路は、前記係数c[n]を2個ずつに組み分けした値c[2×n’−1]とc[2×n’](n’=1,・・・,N’)の和c[2×n’−1]+c[2×n’]を値d[n’]としてN’個(N’はN/2以下で最大の整数)の組毎に計算し、各分散演算回路は、前記データセットX[m]と前記LUT生成回路から出力された係数c[n]および前記LUT生成回路によって計算された値d[n’]とを入力とし、データセットX[m]のうち自回路に対応するN個のデータx[m,n]の各々に係数c[n]を乗じて合算した結果である前記積和演算の値z[m]を出力することを特徴とするものである。
また、本発明の演算回路の1構成例において、前記第2の合算回路は、前記複数のビット位置別演算回路のうち最上位のビット位置に対応するビット位置別演算回路によって計算された値のビット幅に、他のビット位置別演算回路によって計算された値のビット幅を合わせた後に、前記複数のビット位置別演算回路によって計算された値を合算することを特徴とするものである。
また、本発明の演算回路の1構成例において、前記第1の合算回路は、前記複数の第1のビット位置別演算回路のうち最上位のビット位置に対応する第1のビット位置別演算回路によって計算された値のビット幅に、他の第1のビット位置別演算回路によって計算された値のビット幅を合わせた後に、前記複数の第1のビット位置別演算回路によって計算された値を合算し、前記第2の合算回路は、前記複数の第2のビット位置別演算回路のうち最上位のビット位置に対応する第2のビット位置別演算回路によって計算された値のビット幅に、他の第2のビット位置別演算回路によって計算された値のビット幅を合わせた後に、前記複数の第2のビット位置別演算回路によって計算された値を合算することを特徴とするものである。
以下、本発明の実施例について図面を参照して説明する。図1は本発明の第1の実施例に係る演算回路の構成を示すブロック図である。本実施例の演算回路は、M組(Mは2以上の整数)のデータセットX[m](m=1,・・・,M)と、N個(Nは2以上の整数)の係数c[n](n=1,・・・,N)とを入力とする。各データセットX[m](m=1,・・・,M)は、N個のデータx[m,n](n=1,・・・,N)の組からなる。なお、データx[m,n]および係数c[n]の各々は、符号付きの固定小数点数を表現する、2の補数の2進数である。各データx[m,n]の小数点以桁数をx_scale、各係数c[n]の小数点以桁数をc_scaleとする。
LUT生成回路1は、積和演算の係数であるN個の係数c[n](n=1,・・・,N)を入力とし、これらを2個ずつの組に分けたときの各組の値から、分散演算用LUTの要素として使用する値を計算する。そして、LUT生成回路1は、計算した値を係数c[n]と併せて各分散演算回路2−1〜2−Mに分配する。
次に、本発明の第2の実施例について説明する。図7は本発明の第2の実施例に係る演算回路の構成を示すブロック図である。図7の演算回路は、各々が実部値x_real[m]と虚部値x_imag[m](m=1,・・・,M)とに分かれる、M個(Mは2以上の整数)の複素数X[m](m=1,・・・,M)と、実部値c_realと虚部値c_imagとに分かれる複素数係数Cとを入力とする。なお、データx[m,n](m=1,・・・,M、n=1,・・・,N)は、負の値も取り得る符号付き数値(2の補数による2進数で表現された数値)である。各複素数X[m](m=1,・・・,M)の実部値x_real[m]および虚部値x_imag[m]の小数点以桁数をx_scale、複素数係数Cの実部値c_realおよび虚部値c_imagの小数点以桁数をc_scaleとする。
Claims (8)
- 固定小数点の2進数であるN個(Nは2以上の整数)のデータx[m,n](n=1,・・・,N)の組をM組(Mは2以上の整数)含むデータセットX[m](m=1,・・・,M)と、固定小数点の2進数であるN個の係数c[n]とを入力とし、M個の積和演算の値z[m]を計算して出力する演算回路において、
前記係数c[n]を2個ずつに組み分けしたときの組毎に計算した値を出力するLUT生成回路と、
前記データセットX[m]のうちN個のデータx[m,n]の各々に係数c[n]を乗じて合算した結果である前記積和演算の値z[m]を、前記M組の各組毎に並列に計算して出力するM個の分散演算回路とを備え、
各分散演算回路は、
自回路に対応するN個のデータx[m,n]を2個ずつに組み分けした各値と前記係数c[n]を2個ずつに組み分けした各値と前記LUT生成回路によって計算された値とに基づいて、前記N個のデータx[m,n]の各々に前記係数c[n]の各々を乗じて合算した2項積和演算の値を、前記2個ずつに組み分けした各組毎に並列に計算して出力する複数の2項分散演算回路と、
前記複数の2項分散演算回路によって計算された値を合算する第1の合算回路と、
この第1の合算回路によって合算された結果の小数点以下桁数を、この小数点以下桁数よりも小さい所定の小数点以桁数に合わせる処理を行い、この処理結果を前記積和演算の値z[m]として出力する桁合わせ回路とから構成され、
各2項分散演算回路は、
前記N個のデータx[m,n]のうち同一組の2個の値のビット位置毎に設けられ、値0と、前記係数c[n]のうち同一組の2個の値と、この係数c[n]の2個の値から前記LUT生成回路によって計算された値とからなる要素値の中から、前記N個のデータx[m,n]のうち同一組の2個の値を構成する同一ビット位置の2個の値に対応する1個の要素値をビット位置毎に取得する複数の索引回路と、
前記複数の索引回路によって取得された要素値に対してビット位置別演算を行う複数のビット位置別演算回路と、
前記複数のビット位置別演算回路によって計算された値を合算した結果を前記2項積和演算の値として出力する第2の合算回路とから構成され、
前記複数のビット位置別演算回路のうち、自回路の対応するビット位置lが所定の値Lc(Lcは2以上L未満の整数)より小さいビット位置別演算回路は、自回路に対応する前記索引回路によって取得された要素値の最下位ビット側の(Lc−l)ビット分を無効化することを特徴とする演算回路。 - 請求項1の演算回路において、
前記複数のビット位置別演算回路のうち、自回路の対応するビット位置lが前記Lcより大きいビット位置別演算回路は、自回路に対応する前記索引回路によって取得された要素値に対して最下位ビット側に(l−Lc)ビット分の0を挿入する左シフト演算を行い、
前記複数のビット位置別演算回路のうち、自回路の対応するビット位置lが前記Lcより小さいビット位置別演算回路は、自回路に対応する前記索引回路によって取得された要素値に対して(Lc−l)ビット分の右シフト演算を行い、
前記複数のビット位置別演算回路のうち、自回路の対応するビット位置lが前記Lcと一致するビット位置別演算回路は、自回路に対応する前記索引回路によって取得された要素値をそのまま出力することを特徴とする演算回路。 - 請求項1または2記載の演算回路において、
前記LUT生成回路は、前記係数c[n]を2個ずつに組み分けした値c[2×n’−1]とc[2×n’](n’=1,・・・,N’)の和c[2×n’−1]+c[2×n’]を値d[n’]としてN’個(N’はN/2以下で最大の整数)の組毎に計算し、
各分散演算回路は、前記データセットX[m]と前記LUT生成回路から出力された係数c[n]および前記LUT生成回路によって計算された値d[n’]とを入力とし、データセットX[m]のうち自回路に対応するN個のデータx[m,n]の各々に係数c[n]を乗じて合算した結果である前記積和演算の値z[m]を出力することを特徴とする演算回路。 - 請求項1乃至3のいずれか1項に記載の演算回路において、
各分散演算回路は、
前記Nが奇数の場合にc[N]×x[m,N]を計算した結果を出力する補助乗算回路をさらに備え、
前記第1の合算回路は、前記Nが奇数の場合に、前記複数の2項分散演算回路によって計算された値と前記補助乗算回路によって計算された値とを合算することを特徴とする演算回路。 - 請求項1乃至4のいずれか1項に記載の演算回路において、
前記第2の合算回路は、前記複数のビット位置別演算回路のうち最上位のビット位置に対応するビット位置別演算回路によって計算された値のビット幅に、他のビット位置別演算回路によって計算された値のビット幅を合わせた後に、前記複数のビット位置別演算回路によって計算された値を合算することを特徴とする演算回路。 - M個(Mは2以上の整数)の各々が実部値x_real[m]と虚部値x_imag[m](m=1,・・・,M)とに分かれる、M個の複素数X[m](m=1,・・・,M)と、実部値c_realと虚部値c_imagとに分かれる複素数係数Cとを入力とし、実部の積和演算の結果と虚部の積和演算の結果とからなるM個の複素数値Z[m]を計算して出力する演算回路において、
前記複素数係数Cの実部値c_realと虚部値c_imagの差の値d_subと、実部値c_realと虚部値c_imagの和の値d_addとを計算するLUT生成回路と、
前記複素数X[m]のうち自回路に対応するデータの各々に前記複素数係数Cを乗じて合算した結果である複素数値Y[m]を、前記M個の各々について並列に計算して出力するM個の分散演算回路と、
このM個の分散演算回路から出力された複素数値Y[m]のうち、実部の積和演算の結果y_real[m]の小数点以下桁数と虚部の積和演算の結果y_imag[m]の小数点以下桁数のそれぞれを、これらの小数点以下桁数よりも小さい所定の小数点以桁数に合わせる処理を行い、この処理結果を前記複素数値Z[m]を構成するz_real[m],z_imag[m]として出力するM個の桁合わせ回路とを備え、
各分散演算回路は、
前記複素数X[m]の実部値x_real[m]および虚部値x_imag[m]のビット位置毎に設けられ、値0、c_real、−c_imag、d_subからなる要素値の中から、前記実部値x_real[m]および前記虚部値x_imag[m]のうち自回路に対応するビット位置の2個の値に対応する1個の要素値をビット位置毎に取得する複数の第1の索引回路と、
前記複数の第1の索引回路によって取得された要素値に対してビット位置別演算を行う複数の第1のビット位置別演算回路と、
前記複数の第1のビット位置別演算回路によって計算された値を合算した結果を前記実部の積和演算の値y_real[m]として出力する第1の合算回路と、
前記複素数X[m]の実部値x_real[m]および虚部値x_imag[m]のビット位置毎に設けられ、値0、c_imag、c_real、d_addからなる要素値の中から、前記実部値x_real[m]および前記虚部値x_imag[m]のうち自回路に対応するビット位置の2個の値に対応する1個の要素値をビット位置毎に取得する複数の第2の索引回路と、
前記複数の第2の索引回路によって取得された要素値に対してビット位置別演算を行う複数の第2のビット位置別演算回路と、
前記複数の第2のビット位置別演算回路によって計算された値を合算した結果を前記虚部の積和演算の値y_imag[m]として出力する第2の合算回路とから構成され、
前記実部の積和演算c_real×x_real[m]−c_imag×x_imag[m]の結果であるy_real[m]と、前記虚部の積和演算c_imag×x_real[m]+c_real×x_imag[m]の結果であるy_imag[m]とを、前記M個の各々について並列に計算して出力するものであり、
前記複数の第1、第2のビット位置別演算回路のうち、自回路の対応するビット位置lが所定の値Lc(Lcは2以上L未満の整数)より小さいビット位置別演算回路は、それぞれ自回路に対応する前記第1、第2の索引回路によって取得された要素値の最下位ビット側の(Lc−l)ビット分を無効化することを特徴とする演算回路。 - 請求項6の演算回路において、
前記複数の第1、第2のビット位置別演算回路のうち、自回路の対応するビット位置lが前記Lcより大きい第1、第2のビット位置別演算回路は、それぞれ自回路に対応する前記第1、第2の索引回路によって取得された要素値に対して最下位ビット側に(l−Lc)ビット分の0を挿入する左シフト演算を行い、
前記複数の第1、第2のビット位置別演算回路のうち、自回路の対応するビット位置lが前記Lcより小さい第1、第2のビット位置別演算回路は、それぞれ自回路に対応する前記第1、第2の索引回路によって取得された要素値に対して(Lc−l)ビット分の右シフト演算を行い、
前記複数の第1、第2のビット位置別演算回路のうち、自回路の対応するビット位置lが前記Lcと一致する第1、第2のビット位置別演算回路は、それぞれ自回路に対応する前記第1、第2の索引回路によって取得された要素値をそのまま出力することを特徴とする演算回路。 - 請求項6または7記載の演算回路において、
前記第1の合算回路は、前記複数の第1のビット位置別演算回路のうち最上位のビット位置に対応する第1のビット位置別演算回路によって計算された値のビット幅に、他の第1のビット位置別演算回路によって計算された値のビット幅を合わせた後に、前記複数の第1のビット位置別演算回路によって計算された値を合算し、
前記第2の合算回路は、前記複数の第2のビット位置別演算回路のうち最上位のビット位置に対応する第2のビット位置別演算回路によって計算された値のビット幅に、他の第2のビット位置別演算回路によって計算された値のビット幅を合わせた後に、前記複数の第2のビット位置別演算回路によって計算された値を合算することを特徴とする演算回路。
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