JPS62263555A - デ−タ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔Ｉ既要〕 データ制′４ｆｆｎ方式であって、データフレーム単位
に外部からの入力信号の受信終了後に保存を必要とする
データ領域をデータプールメモリに転送していたのに対
して、データフレームに終了認識ビット領域を付加し、
データフレームの入力が開始されると並行してデータプ
ールメモリへの転送を開始し、終了認識ビットが例えば
“１”状態を検出するとデータプールメモリへの転送を
終了とすることにより、データ転送時間の大幅な短縮と
、少容量のバッファメモリを有効に利用することが可能
となる。

〔産業上の利用分野〕

本発明は、外部から転送されて来る転送信号の内データ
領域のみをデータプールメモリにプールするデータ制御
方式に関する。

例えば、外部から転送されて来る信号（制御信号、制御
コード、データ等を含む）を一旦バッファメモリに格納
して、次に処理すべきデータのみをデータプールメモリ
へ転送する方式が実施されている。

かかる場合、少容量のバッファメモリを有効に利用し、
しかも短時間でデータ転送が実行されることが望まれる
。

〔従来の技術〕

第５図は従来例を説明するブロック図、第６図は従来例
におけるデータ転送の時間関係を説明する図、第７図は
フレーム形式を説明する図をそれぞれ示す。

第５図に示すブロック図は、外部から転送されて来る転
送信号■（シリアル信号）をパラレル信号に変換するシ
リアル／パラレル変換回路１１と、転送信号■のｌフレ
ーム分の受信終了を検出する終了検出部１２を具備する
データ受信部１と、１フレ一ム分以上の容量を有し、高
速に信号の当込み／読出しが可能なバッファメモリ２と
、データ受ｆε部１からの受信終了検出信号によりバッ
ファメモリ２からプールメモリリ データ領域（Ｃｌ■の転送開始をデータ転送制御部５に
指示する制御プロセッサ３と、 バッファメモリ２に格納している１フレ一ム分の転送信
号■内データ領域（Ｃ）■をプールするプールメモリ（
ＲＡＭ）　　４と、 制御プロセッサ３の指示によりバッファメモリ２からプ
ールメモリ（ＲＡＭ）　　４へのデータ領域（Ｃ）■の
転送制御と転送量の監視を行うデータ転送制御回路５１
を具６７ｆＴするデータ転送制御部５とを備えて構成さ
れている。

ｌフレームの転送信号■は第７図に示すように、外部か
ら転送されて来る場合のプロトコルを規定するための制
御信号（制御コード）等を指定している制御領域（ｂ）
（斜線部分）と、データ領域（Ｃｌとからなり、通常こ
の１フレームの長さは受信終了まで不明である。

第５図に示すような従来例におけるバッファメモリ２へ
の転送信号■の格納及びバッファメモリ２からプールメ
モリリ 転送ｉ第６図に示すように以下の手順で処理している。

即ち、例えば所定の通信手順（制御領域（ｂｌで指定す
るプロトコル）に基づき外部から転送して来たシリアル
な転送信号■をデータ受信部ｌ内シリアル／パラレル変
換回路１１でパラレル信号に変換してバッファメモリ２
に書込む（第６図（１）の部分）。

この時、ｌフレーム相当の転送信号■のバッファメモリ
２への送出が終了するとデータ受信部１内柊了検出部１
２でその終了状態を検出し、制御プロセッサ３へ図示し
てない経路を通じて割込み通知する。

制御プロセッサ３はこの通知により、バッファメモリ２
への転送信号■の１フレ一ム分の格納終了状態を知り、
データ転送制御部５内データ転送制御回路５１に対して
バッファメモリ２からプールメモリ（ＲＡＭ）　　４へ
のデータ領域（ｃ）の転送制御を指示する。

データ転送制御回路５１は制御プロセッサ３の指示に基
づきバッファメモリ２からプールメモリ（Ｒ静）４への
データ領域（ｅ）部分■の転送を実施させ、プールメモ
リ４　（ｌｉ！ＡＭ）へ書込み格納する（第６図（２）
の部分）。

〔発明が解決しようとする問題点３ 以上のように、従来方式におけるバンファメモＵ　２か
らプールメモリ（ＲＡＭ）　　４へのデータ領域ｆｃ１
部分■の転送は、バッファメモリ２ヘフレームを全て受
信し終わってからプールメモリ（１？ＡＭ）　　４へ転
送しているため、バ・ノファメモリ２への受信時間とバ
ッファメモリ２からの転送時間がそれぞれ別途に必要と
なる。

又、バッファメモリ２も少なくともフレームを全て受信
可能な容量が必要となり、更に高速な受信に対応させる
ような場合には、高速受信処理が可能なメモリを大量に
必要とする等の諸問題点があった。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す原理ブロック図は第５図で説明した制御プ
ロセッサ３．プールメモリ（１？ＡＭ）　　４と、第５
図で説明したシリアル／パラレル変換回路１１と、終了
検出部１２と、転送信号■の受信開始状況を監視し、受
信を開始した時受信開始信号■を制御プロセッサ３に割
込み通知するデータ受信開始監視手段と、転送信号■の
パラレル信号への変換が終了した時点で、その終了状態
を表示する終了認識ビットを付加する終了認識ビット付
加手段とを具備するデータ受信部１０と、 エデータフレーム以内の容量を有し、格納しているパラ
レル信号を送出すると共に入力するパラレル信号を並行
して重書きすることが可能なバッファメモリ２０と、 第５図で説明したデータ転送制御回路５１と、データ受
信部１０で付加した終了認識ビット状態を検出する終了
認識ビ・ノド検出手段とを具備するデータ転送制御部３
０とから構成されている。

〔作用〕

データフレームに終了認識ビット領域を付加し、データ
フレームの入力開始をデータ受信部が検出すると、その
割込み信号により制御プロセッサは並行してデータプー
ルメモリへの転送制御をデータ転送制御部に指示し、転
送を開始する。

この時、データ転送制御部はデータ受信部で付加した終
了認識ビットが例えば“１”状態になったことを検出す
ると、データプールメモリへの転送を終了するように構
成することにより、データ転送時間の大幅な短縮と、歩
容量のバッファメモリを有効に利用することが可能とな
る。

（実施例〕 以下本発明の要旨を第２図〜第４図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるバッファメモリの構成状況を説
明する図、第４図は本発明の実施例における処理手順を
説明する図をそれぞれ示す。

尚、全図を通じて同一符号は同一対象物を示す。

本実施例のデータ受信部１０は、第５図で説明したシリ
アル／パラレル変換回路１１．終了検出部１２と、 転送信号■の受信開始状況を監視し、受信を開始した時
受信開始信号■を制御プロセッサ３に割込み通知するデ
ータ受信開始監視部１３と、転送信号■のパラレル信号
への変換カｌ冬了した時点で終了認識ビットを付加する
終了認識ビット付加部１４とから構成されている。

又、データ転送制御部３ｏは、第５図で説明したデータ
転送制御回路５１と、データ受信部１ｏで付加した終了
認識ビット状態（例えば、終了認識ビ・７ト“１”の状
態）を検出する終了認識ビット検出部３２とから構成さ
れている。

本実施例のバッファメモリ２０は、第３図で示す如く、
データ領域（ｃ）部分にフレーム終了認識ピント領域（
ｄｌが付加された構成になっており、例えばフレーム終
了部分ではフレーム終了認識ピッ１−領域ｔｄｌ中の“
ｌ”を終了符号とし、他の場合を“０”符号とする。

本フレーム終了認識ビット領域（ｄｉの付加はデータ受
信部１０で実施される。

即ち、フレーム終了を終了検出部１２で検出すると、そ
の検出信号により終了認識ビット付加部１４は終了符号
“１”をフレーム終了認識ビット領域（ｄ）にセットす
る。

尚、フレーム終了認識ビット領域（ｄｌは通常“Ｏ”符
号がセットされているものとする。

データ受信部１０では、シリアル／パラレル変換回路１
１で転送信号■の変換を開始すると、その状況を監視し
ているデータ受信開始監視部１３からデータ受信開始を
表示する信号■を制御プロセッサ３に割込み通知する。

この時、バッファメモリ２０への転送信号■の書込みが
制御プロセッサ３の制御のもとにフレーム終了まで実施
される。（第４図（１）の部分）同時に、制御プロセッ
サ３はデータ転送制御部３０に対してバッファメモリ２
０に格納している転送信号■の内、データ領域（Ｃ）部
分■のプールメモリ（ＲＡＭ）　　４への転送書込みを
並行して行うように指示する。

データ転送制御部３０はプールメモリ（１？ＡＭ）　　
４へのデータ領域（０１部分■の転送書込みを実施する
と共に、データ転送制御部３０内終了認識ビツト検出部
３２でフレーム終了認識ビット領域（ｄ）の監視を行う
。（第４図（２）の部分） 次に、終了認識ビット検出部３２でフレーム終了認識ビ
ット領域［ｄｌの終了符号“１”を検出すると、その検
出信号によりデータ転送制御部３０内データ転送制御回
路５１はプールメモリ（ＲＡＭ）　　４へのデータ領域
＋０１部分■の転送及び書込み制御を停止する。

〔発明の効果〕

以上のような本発明によれば、データ転送時間の大幅な
短縮と、歩容量のバッファメモリを有効に利用すること
が出来るデータ制御方式を提供出来ると言う効果がある
。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるバッファメモリの構成状況を説明する図
、 第４図は本発明の実施例における処理手順を説明する図
、 第５図は従来例を説明するブロック図、第６図は従来例
におけるデータ転送の時間関係を説明する図、 第７図はフレーム形式を説明する図、 をそれぞれ示す。 図において、 １．１０はデータ受信部、　　２，２０はバッファメモ
リ、３は制御プロセッサ、 ４はデータプールメモリ（ＲＡＭ）、 ５．３０はデータ転送制御部、 １１はシリアル／パラレル変換回路、 １２は終了検出部、 １３はデータ受信開始監視部、 １４は終了認識ビット付加部、 ３２は終了認識ビット検出部、 ５１はデータ転送制御回路、 茅　３　ｇ ４＼う甲’Ｂ月の英≧摂也４り’Ｊ／二功７３．ヌｒｇ
理、ξト１ソ赴こｊソ貝σｂｍ茶　４　図 ＴＩｌ＋’ｆ’Ｊ（”Ｊ’＝’７ｂナニタ１シ２己丈！
ト１＞υ４１１Ｎツ〕Ｍコ（ｒ！、”ｔ９ａ）ｉ　ｑｂ
　ｍ茅　乙　図 フ乙−ムｆ＞ｉへ。′と１唾亡１冒）［乙哨岑　　７　
に

Claims (1)

1. 【特許請求の範囲】 外部から転送されて来るシリアルな転送信号（［１］）
   をデータ受信部（１０）内でパラレル信号に変換し、前
   記転送信号（［１］）の内データ領域（［２］）を制御
   プロセッサ（３）で指定し、データ転送制御部（３０）
   の制御のもとにデータプールメモリ（４）に転送し書込
   むデータ制御方式であって、 前記データ受信部（１０）内に、該転送信号（［１］）
   の受信開始状況を監視し、受信を開始した時受信開始信
   号（［３］）を制御プロセッサ（３）に割込み通知する
   データ受信開始監視手段と、該パラレル信号への変換が
   終了したことを表示するための終了認識ビットを該デー
   タ領域（［２］）に付加する終了認識ビット付加手段を
   具備し、 前記データ転送制御部（３０）内に、前記終了認識ビッ
   ト状態を検出する終了認識ビット検出手段を具備し、 更に、１データフレーム以内の容量を有し、格納してい
   る該パラレル信号を送出すると共に入力する該パラレル
   信号の重書きが可能なバッファメモリ（２０）を設け、 前記バッファメモリ（２０）へ入力する該パラレル信号
   の書込みを制御すると共に、前記データ受信部（１０）
   から割込む該受信開始信号（［３］）により前記制御プ
   ロセッサ（３）は、前記バッファメモリ（２０）から前
   記データプールメモリ（４）へ該データ領域（［２］）
   の転送を並行して開始し、前記データ転送制御部（３０
   ）で前記終了認識ビットの所定状態を検出すると、前記
   データプールメモリ（４）への該データ領域（［２］）
   の転送制御を終了とすることを特徴とするデータ制御方
   式。