JPH0486047A - 優先処理機能付バッファ回路 - Google Patents
優先処理機能付バッファ回路Info
- Publication number
- JPH0486047A JPH0486047A JP2199656A JP19965690A JPH0486047A JP H0486047 A JPH0486047 A JP H0486047A JP 2199656 A JP2199656 A JP 2199656A JP 19965690 A JP19965690 A JP 19965690A JP H0486047 A JPH0486047 A JP H0486047A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- buffer
- priority
- priority order
- sel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 57
- 238000001514 detection method Methods 0.000 claims abstract description 8
- 230000004044 response Effects 0.000 claims description 2
- 239000002699 waste material Substances 0.000 abstract description 3
- 101100421135 Caenorhabditis elegans sel-5 gene Proteins 0.000 abstract 1
- 230000006870 function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は優先処理機能付バッファ回路に関し、特に固定
長セルでバースト的にディジタル信号を送るＡＴＭ （
非同期転送モード）の通信方式にて使用される優先処理
機能付バッファ回路に関する。
長セルでバースト的にディジタル信号を送るＡＴＭ （
非同期転送モード）の通信方式にて使用される優先処理
機能付バッファ回路に関する。
従来の優先処理機能付バッファ回路は、第２図に示すよ
うに、固定長セルの入力データの各セルの優先順位を検
出し制御部１４に優先順位の情報を送る優先度検出回路
１３と、与えられた優先順位情報に応じて優先データお
よび非優先データの各セルをそれぞれバッファ１５およ
び１６に分けて書き込ませ（Ｗ）、まず優先順位の高い
バッファ１５のデータを読み出して（Ｒ）、伝送路に出
力データとして送出させ、バッファ１５が空になった時
にもう一方の非優先のバッファ１６のデータを読み出し
くＲ）出力させる制御部１４とを有して構成される。
うに、固定長セルの入力データの各セルの優先順位を検
出し制御部１４に優先順位の情報を送る優先度検出回路
１３と、与えられた優先順位情報に応じて優先データお
よび非優先データの各セルをそれぞれバッファ１５およ
び１６に分けて書き込ませ（Ｗ）、まず優先順位の高い
バッファ１５のデータを読み出して（Ｒ）、伝送路に出
力データとして送出させ、バッファ１５が空になった時
にもう一方の非優先のバッファ１６のデータを読み出し
くＲ）出力させる制御部１４とを有して構成される。
この従来の優先処理機能付バッファ回路では、優先デー
タおよび非優先データの双方に同容量の大容量メモリを
それぞれ使用しており、バッファのメモリ容量を大きく
するほど無駄が大きくなり、非効率である。
タおよび非優先データの双方に同容量の大容量メモリを
それぞれ使用しており、バッファのメモリ容量を大きく
するほど無駄が大きくなり、非効率である。
本発明の目的は、この欠点を除去し従来回路よりもメモ
リ容量の無駄を少くし、使用効率が容量の大きさに左右
されない優先処理機能付バッファ回路を提供することに
ある。
リ容量の無駄を少くし、使用効率が容量の大きさに左右
されない優先処理機能付バッファ回路を提供することに
ある。
本発明の優先処理機能付きバッファ回路は、優先順位を
指示するデータを含んだヘッダ付きの固定長セルから成
る入力信号を受けて該優先順位を検出する優先度検出回
路と、前記入力信号と１段前および１段後の読み出し信
号との３つの信号のうちの１つを選択する選択回路と該
選択回路で選択した信号を１セル分蓄えるセルバッファ
とから成る回路を複数段直列に接続したバッファ手段と
、前記優先度検出回路からえられる前記優先順位の情報
に応答して前記バッファ手段を制御して優先順位の高い
ものから先着順に出力させる制御部とを備えている。
指示するデータを含んだヘッダ付きの固定長セルから成
る入力信号を受けて該優先順位を検出する優先度検出回
路と、前記入力信号と１段前および１段後の読み出し信
号との３つの信号のうちの１つを選択する選択回路と該
選択回路で選択した信号を１セル分蓄えるセルバッファ
とから成る回路を複数段直列に接続したバッファ手段と
、前記優先度検出回路からえられる前記優先順位の情報
に応答して前記バッファ手段を制御して優先順位の高い
ものから先着順に出力させる制御部とを備えている。
以下、本発明の一実施例について説明する。
第１図は本発明の一実施例のブロック図であり、５段の
構成例を示す。まず、優先度検出回路１で入力データの
各セルの優先順位を検出し、その優先順位情報を制御部
２に送る０選択回Ｈ（ＳＥＬ）３の出力端はセルバッフ
ァ４の入力端に接続されており、セルバッファ４の出力
端は次段の選択回路（ＳＥＬ）５の入力端に接続されて
いる。このように直列に選択回路およびセルバッファか
ら成る各段回路が第５段まで接続されており、第２段目
のセルバッファ６の出力端は第１段目の選択回路３の入
力端へ接続されている。同様に、各段の選択回路の入力
端に次段のセルバッファの出力端が接続されている。更
に入力データが各段の選択回路の入力端に接続されてお
り、制御部２が全ての選択回路およびセルバッファを制
御する。各セルバッファには、１セル分の入力データを
書きこめる。
構成例を示す。まず、優先度検出回路１で入力データの
各セルの優先順位を検出し、その優先順位情報を制御部
２に送る０選択回Ｈ（ＳＥＬ）３の出力端はセルバッフ
ァ４の入力端に接続されており、セルバッファ４の出力
端は次段の選択回路（ＳＥＬ）５の入力端に接続されて
いる。このように直列に選択回路およびセルバッファか
ら成る各段回路が第５段まで接続されており、第２段目
のセルバッファ６の出力端は第１段目の選択回路３の入
力端へ接続されている。同様に、各段の選択回路の入力
端に次段のセルバッファの出力端が接続されている。更
に入力データが各段の選択回路の入力端に接続されてお
り、制御部２が全ての選択回路およびセルバッファを制
御する。各セルバッファには、１セル分の入力データを
書きこめる。
例えば、第４段目以前のセルバッファ４，６゜８１０に
非優先データが書きこまれており、第５段目のセルバッ
ファ１２には優先データが書きこまれていて未出力であ
れば、セルバッファ１２に書きこまれているデータと同
レベルの優先順位のセル、すなわち優先データのセルが
入力されると、優先度検出回路１から送られて来る優先
順位情報に応じて制御部２は、選択回路９で入力データ
を選択させてセルバッファ１０に書きこませ、かつ選択
回路７でセルバッファ１０の読み出し出力を選択させて
バッファ１０に新たな入力データが書きこまれる直前に
書かれていたデータをバッファ８に書きこませ、更に選
択回路５でセルバッファ８の読み出し出力を選択させて
セルバッファ８に書きこまれていた内容をセルバッファ
６に書きこませ、選択回路３でセルバッファ６の読み出
し出力を選択させてセルバッファ６に書きこめれていた
内容をセルバッファ４に書き込ませる。この制御により
、第５段目のセルバッファに書き込まれている優先デー
タはそのままで、第４段目のバッファ１０には入力され
た優先データが書きこまれ、第４段目以前に書きこまれ
ていた非優先データは１段ずつ前段へ順送りされて、第
１段目のセルバッファ４に書きこまてれいた非優先デー
タは廃棄される。
非優先データが書きこまれており、第５段目のセルバッ
ファ１２には優先データが書きこまれていて未出力であ
れば、セルバッファ１２に書きこまれているデータと同
レベルの優先順位のセル、すなわち優先データのセルが
入力されると、優先度検出回路１から送られて来る優先
順位情報に応じて制御部２は、選択回路９で入力データ
を選択させてセルバッファ１０に書きこませ、かつ選択
回路７でセルバッファ１０の読み出し出力を選択させて
バッファ１０に新たな入力データが書きこまれる直前に
書かれていたデータをバッファ８に書きこませ、更に選
択回路５でセルバッファ８の読み出し出力を選択させて
セルバッファ８に書きこまれていた内容をセルバッファ
６に書きこませ、選択回路３でセルバッファ６の読み出
し出力を選択させてセルバッファ６に書きこめれていた
内容をセルバッファ４に書き込ませる。この制御により
、第５段目のセルバッファに書き込まれている優先デー
タはそのままで、第４段目のバッファ１０には入力され
た優先データが書きこまれ、第４段目以前に書きこまれ
ていた非優先データは１段ずつ前段へ順送りされて、第
１段目のセルバッファ４に書きこまてれいた非優先デー
タは廃棄される。
以上説明したように本発明によれば、入力データセルの
優先順位を検出し、シリアル接続された複数段のセルバ
ッファに優先順位が高いセルを優先的に書きこませるこ
とにより、従来のバッファ回路よりもメモリ容量を小さ
く、かつ容量の大小にかかわらず使用効率を同じにでき
る。
優先順位を検出し、シリアル接続された複数段のセルバ
ッファに優先順位が高いセルを優先的に書きこませるこ
とにより、従来のバッファ回路よりもメモリ容量を小さ
く、かつ容量の大小にかかわらず使用効率を同じにでき
る。
第１図は本発明の一実施例のブロック図、第２図は従来
の優先処理機能付バッファ回路のブロック図である。 １．１３・・・優先度検出回路、２，１４・・・制御部
、３．５，７，９．１１・・・選択回路（ＳＥＬ）、４
゜６゜ ８゜ １０゜ ２・・・セルバッファ、 １５゜ ・・・バッファ。
の優先処理機能付バッファ回路のブロック図である。 １．１３・・・優先度検出回路、２，１４・・・制御部
、３．５，７，９．１１・・・選択回路（ＳＥＬ）、４
゜６゜ ８゜ １０゜ ２・・・セルバッファ、 １５゜ ・・・バッファ。
Claims (1)
- 優先順位を指示するデータを含んだヘッダ付きの固定長
セルから成る入力信号を受けて該優先順位を検出する優
先度検出回路と、前記入力信号と１段前および１段後の
読み出し信号との３つの信号のうちの１つを選択する選
択回路と該選択回路で選択した信号を１セル分蓄えるセ
ルバッファとから成る回路を複数段直列に接続したバッ
ファ手段と、前記優先度検出回路からえられる前記優先
順位の情報に応答して前記バッファ手段を制御して優先
順位の高いものから先着順に出力させる制御部とを備え
ている事を特徴とする優先処理機能付きバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199656A JPH0486047A (ja) | 1990-07-27 | 1990-07-27 | 優先処理機能付バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199656A JPH0486047A (ja) | 1990-07-27 | 1990-07-27 | 優先処理機能付バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0486047A true JPH0486047A (ja) | 1992-03-18 |
Family
ID=16411460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199656A Pending JPH0486047A (ja) | 1990-07-27 | 1990-07-27 | 優先処理機能付バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0486047A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08265324A (ja) * | 1995-03-20 | 1996-10-11 | Chiyoukousoku Network Computer Gijutsu Kenkyusho:Kk | セル優先処理装置 |
| US7531838B2 (en) | 1995-06-06 | 2009-05-12 | Lg Display Co., Ltd. | LCD with increased pixel opening sizes |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139629A (ja) * | 1988-11-21 | 1990-05-29 | Matsushita Graphic Commun Syst Inc | Ｆｉｆｏバッファ装置 |
-
1990
- 1990-07-27 JP JP2199656A patent/JPH0486047A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139629A (ja) * | 1988-11-21 | 1990-05-29 | Matsushita Graphic Commun Syst Inc | Ｆｉｆｏバッファ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08265324A (ja) * | 1995-03-20 | 1996-10-11 | Chiyoukousoku Network Computer Gijutsu Kenkyusho:Kk | セル優先処理装置 |
| US7531838B2 (en) | 1995-06-06 | 2009-05-12 | Lg Display Co., Ltd. | LCD with increased pixel opening sizes |
| US7745830B2 (en) | 1995-06-06 | 2010-06-29 | Lg Display Co., Ltd. | LCD with increased pixel opening sizes |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0146892B2 (ja) | ||
| US6584512B1 (en) | Communication DMA device for freeing the data bus from the CPU and outputting divided data | |
| JPH07202901A (ja) | Ａｔｍスイッチ | |
| JPH0486047A (ja) | 優先処理機能付バッファ回路 | |
| JPH06284453A (ja) | Ａｔｍセルスイッチ | |
| JPH0482077A (ja) | Ｆｉｆｏメモリ | |
| JPS608965A (ja) | 入出力バツフアメモリ方式 | |
| JPS5838016B2 (ja) | 自動宛先付加装置 | |
| JP2000295295A (ja) | ブロック・データ転送用バッファメモリ及びシリアルデータ送受信システム | |
| JPS6048774B2 (ja) | デ−タファイル管理方式 | |
| KR0137408B1 (ko) | Fifo의 데이타 입출력 방법 | |
| JP2000132498A (ja) | Ｄｍａ転送制御装置 | |
| JP2944193B2 (ja) | データ受信装置 | |
| JPS59721A (ja) | 情報転送制御方式 | |
| JPS60198663A (ja) | デ−タ転送で御方式および回路 | |
| JPS5816824B2 (ja) | 蓄積交換方式 | |
| JPH1051469A (ja) | Ａｔｍスイッチ | |
| JPH01293049A (ja) | 分散処理型パケット交換機における受信制御方式 | |
| JPH10136027A (ja) | 通信用コントローラ | |
| JPH0218613A (ja) | 記憶形式制御システム | |
| JPS6383854A (ja) | デ−タ転送回路 | |
| JPS6384346A (ja) | 通信デ−タ制御装置 | |
| JPH05276550A (ja) | 局データバックアップ方式 | |
| JPS5837739A (ja) | バツフアメモリ装置 | |
| JPS60108955A (ja) | デ−タ転送制御装置 |