JPH07202901A - Ａｔｍスイッチ - Google Patents

Abstract

(57)【要約】 【目的】 情報の記憶に関するハードウェアの大規模化
および使用効率の低下を可能な限り抑制し、かつセルの
廃棄率を低減することを可能とするＡＴＭスイッチを提
供する。 【構成】 複数の出線Ｏ０〜Ｏ１に対応して設けられた
複数のバッファメモリＭ０〜Ｍ３の各々は、通常時にお
いて、対応するアドレスフィルタＦ０〜Ｆ３を介してセ
ルを取込み、取込んだセルを対応する出線に出力する。
そして、これらのバッファメモリＭ０〜Ｍ３のうち、い
ずれかのアドレスが満杯になると、予備バッファメモリ
ＭａまたはＭｂがその代わりに動作し、対応する可変バ
ッファメモリＦａまたはＦｂを介してセルを取込み、取
込んだセルを対応する出線に出力する。このような制御
は制御回路Ｃ１，Ｃ２により行なわれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＡＴＭ（Asynchrono
us Transfer Mode）通信を行なう装置に関し、特に、Ａ
ＴＭ通信におけるセルの交換を行なうＡＴＭスイッチに
関するものである。

【０００２】

【従来の技術】近年において、電話、データ通信、回線
交換およびパケット交換等の種々の通信サービスを統一
的に提供するＩＳＤＮ（Integrated Services Digital
Network ）が実用化されている。

【０００３】このようなＩＳＤＮにおける通信速度の向
上を図るとともに今後新たに取り扱う通信サービスの種
類の範囲の拡大を図るものとして、広帯域ＩＳＤＮが考
えられている。

【０００４】この広帯域ＩＳＤＮでは、既存のＩＳＤＮ
の１００倍以上の伝送容量を有するインタフェースが用
いられる。そのネットワークは、ＡＴＭ（非同期転送モ
ード）という新たな通信方式で統一される。

【０００５】そのＡＴＭは、通信速度および要求される
品質によらず、どのような端末装置でもネットワークに
加え得るマルチメディア性を有している。ＡＴＭでは、
種々の端末装置からの情報が、音声、画像およびデータ
等の通信メディアの違いによらず、すべて固定長のブロ
ックで取り扱われる。そのブロックは、セルと呼ばれ
る。

【０００６】前記セルは、ヘッダ部とデータ部とからな
る。ヘッダ部には宛先識別情報等が格納される。そし
て、前記宛先識別情報を用いて、すべての情報がセル単
位で高速に多重伝送および多重交換される。

【０００７】ＡＴＭスイッチは、セルに付与されている
ヘッダの宛先情報に基づいてセルを入線（入力ポート）
から所望の出線（出力ポート）に向けて出力する交換機
の中核的な機能を有するものである。このようなＡＴＭ
スイッチが交換機中に複数設けられた場合、各々のＡＴ
Ｍスイッチは単位スイッチと呼ばれる。

【０００８】次に、従来のＡＴＭスイッチの具体例につ
いて説明する。従来のＡＴＭスイッチの代表例として
は、出力バッファ形のものと共通バッファ形のものとが
ある。これらのＡＴＭスイッチにおいては、入力された
セルを一時的に記憶するためのバッファメモリを有す
る。出力バッファ形ＡＴＭスイッチは、出線のそれぞれ
に対応して設けられた複数のバッファメモリを有するも
のである。共通バッファ形ＡＴＭスイッチは、すべての
出線に共通して設けられた１つのバッファメモリを有す
るものである。

【０００９】図３７は、従来の出力バッファ形のＡＴＭ
スイッチの構成を示すブロック図である。このＡＴＭス
イッチは、マルチプレクサ１、アドレスフィルタＦ０，
Ｆ１，Ｆ２，Ｆ３およびバッファメモリＭ０，Ｍ１，Ｍ
２，Ｍ３を含む。

【００１０】マルチプレクサ１は、入線Ｉ０，Ｉ１，Ｉ
２，Ｉ３のそれぞれから入力されるセルを受ける。アド
レスフィルタＦ０〜Ｆ３のそれぞれは、出線Ｏ０，Ｏ
１，Ｏ２，Ｏ３のそれぞれに対応して設けられる。バッ
ファメモリＭ０〜Ｍ３のそれぞれの出線Ｏ０〜Ｏ３のそ
れぞれに対応して設けられる。これらのバッファメモリ
Ｍ０〜Ｍ３のそれぞれは、ＦＩＦＯメモリである。

【００１１】次に、図３７のＡＴＭスイッチの動作につ
いて説明する。入線Ｉ０〜Ｉ３のそれぞれからマルチプ
レクサ１にセルが入力される。マルチプレクサ１は、入
力されたセルを時分割多重して出力する。アドレスフィ
ルタＦ０〜Ｆ３の各々は、マルチプレクサ１から出力さ
れたセルのうち、各々が対応する出線宛の宛先情報を有
するセルのみを取込む。そして、アドレスフィルタＦ０
〜Ｆ３の各々は、取込んだセルを対応するバッファメモ
リＭ０〜Ｍ３に与える。

【００１２】バッファメモリＭ０〜Ｍ３の各々は、対応
するアドレスフィルタＦ０〜Ｆ３から与えられたセルを
到着順に書込み、書込んだセルを対応する出線Ｏ０〜Ｏ
３に順次読出す。

【００１３】このような出力バッファ形のＡＴＭスイッ
チにおいては、出線Ｏ０〜Ｏ３のそれぞれに対応してバ
ッファメモリＭ０〜Ｍ３が設けられている。このため、
出線間でブロッキングが生じず、高いスループットが得
られる。また、バッファメモリＭ０〜Ｍ３をＦＩＦＯメ
モリにて実現できるため、その制御が容易である。

【００１４】次に、従来の共通バッファ形のＡＴＭスイ
ッチについて説明する。図３８は、従来の共通バッファ
形のＡＴＭスイッチの構成を示すブロック図である。こ
のＡＴＭスイッチは、マルチプレクサ１、バッファメモ
リＭ、デマルチプレクサ２、ヘッダ抽出回路３、空アド
レスキュー４、アドレスキューＡＱ０，ＡＱ１，ＡＱ
２，ＡＱ３、書込データバスＷＢ、読出データバスＲＢ
および制御回路Ｃ７を含む。

【００１５】マルチプレクサ１は、入線Ｉ０〜Ｉ３のそ
れぞれから入力されるセルを受ける。共通バッファメモ
リＭは、すべての出線Ｏ０〜Ｏ３に共通に設けられる。
マルチプレクサＭから出力されるセルは、共通バッファ
メモリＭに書込まれる。デマルチプレクサ２は、共通バ
ッファメモリＭから読出されたセルを出線Ｏ０〜Ｏ３の
それぞれに出力する。

【００１６】ヘッダ抽出回路３は、入線Ｉ０〜Ｉ３のそ
れぞれと制御回路Ｃ７との間に接続される。制御回路Ｃ
７は、ヘッダ抽出回路３の他にも共通バッファメモリＭ
および空アドレスキュー４と接続され、さらに、書込デ
ータバスＷＢおよび読出データバスＲＢのそれぞれを介
してアドレスキューＡＱ０〜ＡＱ３と接続される。

【００１７】次に、図３８のＡＴＭスイッチの動作につ
いて説明する。入線Ｉ０〜Ｉ３のそれぞれからマルチプ
レクサ１にセルが入力される。マルチプレクサ１は、入
力されたセルを時分割多重して共通バッファメモリＭに
与える。ヘッダ抽出回路３は、マルチプレクサ１に入力
されるセルのヘッダ部の情報を抽出し、抽出したヘッダ
部の情報を制御回路Ｃ７に与える。

【００１８】制御回路Ｃ７は、与えられたヘッダ部の情
報に基づいて、共通バッファメモリＭの書込制御および
読出制御を次のように行なう。空アドレスキュー４に
は、現時点での共通バッファメモリＭの空アドレスの情
報が書込まれている。

【００１９】まず前記書込制御について説明する。書込
時において制御回路Ｃ７では、抽出されたヘッダ部の情
報が与えられると、空アドレスキュー４から空アドレス
情報を読出す。そして、読出した空アドレス情報を、書
込アドレス情報ＷＡとして共通バッファメモリＭに与え
る。

【００２０】これと同時に、制御回路Ｃ７は、出線アド
レスキューＡＱ０〜ＡＱ３のうち、抽出されたヘッダの
情報が示す宛先の出線に対応するアドレスキューに書込
データバスＷＢを介して書込アドレス情報ＷＡを書込ま
せる。

【００２１】このように、書込時においては、共通バッ
ファメモリＭの空アドレスにセルが書込まれるととも
に、抽出されたヘッダ部の情報に対応するアドレスキュ
ーに書込アドレスＷＡが書込まれる。

【００２２】次に、読出制御について説明する。読出時
においては、制御回路Ｃ７が出線アドレスキューＡＱ０
〜ＡＱ３を所定の順序で選択し、アドレスキューＡＱ０
〜ＡＱ３から読出データバスＲＢを介して順次書込アド
レス情報ＷＡを読出す。 そして、制御回路Ｃ７は、読
出した書込アドレス情報ＷＡを読出アドレス情報ＲＡと
して共通バッファメモリＭに与える。これと同時に、制
御回路Ｃ７は、読出した書込アドレス情報ＷＡを空アド
レス情報として空アドレスキュー４に書込ませる。

【００２３】共通バッファメモリＭは、与えられた読出
アドレス情報ＲＡに対応するアドレスに書込まれたセル
を読出し、それをデマルチプレクサ２に与える。デマル
チプレクサ２は、与えられたセルを出線Ｏ０〜Ｏ３のう
ちの対応するものに出力する。

【００２４】このように、読出時においては、出線アド
レスキューＡＱ０〜ＡＱ３から読出された書込アドレス
情報ＷＡに対応する読出アドレス情報ＲＡに応じて共通
バッファメモリＭからセルが読出される。

【００２５】

【発明が解決しようとする課題】しかし、前述した従来
のＡＴＭスイッチには次のような問題があった。

【００２６】まず、出力バッファ形のＡＴＭスイッチの
問題点について説明する。出力バッファ形のＡＴＭスイ
ッチにおいては、入線Ｉ０〜Ｉ３から入力されるセルの
宛先が特定の出線に集中した場合に、その出線に対応す
るバッファメモリの残りの容量がなくなり、セルの廃棄
が生じるという問題がある。ここで、セルの廃棄とは、
ＡＴＭスイッチに入力されたセルがバッファメモリに書
込まれずに廃棄されることである。

【００２７】このようなセルの廃棄を抑制する方法とし
ては、各バッファメモリを大容量化することが考えられ
る。しかし、このようにすると、バッファメモリ全体の
使用効率が低下するため、その方法は妥当ではない。

【００２８】次に、共通バッファ形のＡＴＭスイッチの
問題点について説明する。共通バッファ形のＡＴＭスイ
ッチにおいては、入線から入力されるセルの宛先が特定
の出線に集中した場合に、その出線に対応する出線アド
レスキューの残りの容量がなくなり、セルの廃棄が生じ
るという問題がある。

【００２９】このようなセルの廃棄を抑制する方法とし
ては、各出線アドレスキューを大容量化することが考え
られる。しかし、このようにすると、出線アドレスキュ
ーの使用効率が低下するため、その方法は妥当ではな
い。

【００３０】この発明は、このような問題を解決するた
めになされたものであり、情報の記憶に関するハードウ
ェアの大規模化および使用効率低下を伴うことなく、セ
ルの廃棄率を低減することを可能とするＡＴＭスイッチ
を提供することを目的とする。

【００３１】

【課題を解決するための手段】請求項１に記載の本発明
は、個別の宛先情報を有し、複数の入線から入力される
複数のセルをその各々のセルが有する宛先情報に応じて
複数の出線に選択的に出力させるＡＴＭスイッチであっ
て、多重化出力手段、複数の第１のフィルタ手段、複数
の第１のメモリ手段、第２のフィルタ手段、第２のメモ
リ手段、複数の選択手段、フィルタ手段および選択制御
手段を備える。

【００３２】多重化出力手段は、複数の入線から入力さ
れる複数のセルを時分割多重化して出力する。複数の第
１のフィルタ手段は、複数の出線のそれぞれに対応して
設けられ、各々が、多重化出力手段から出力されるセル
のうち、対応する出線を宛先とした宛先情報を有するセ
ルを取り込む。

【００３３】複数の第１のメモリ手段は、複数の第１の
フィルタ手段のそれぞれに対応して設けられ、各々が、
対応する第１のフィルタ手段が取り込んだセルを書込む
とともに書込んだセルを読出す。

【００３４】第２のフィルタ手段は、取込対象のセルを
宛先情報に関して変更設定可能であり、多重化出力手段
から出力されるセルのうち、設定された宛先情報を有す
るセルを取込む。第２のメモリ手段は、第２のフィルタ
手段が取込んだセルを書込むとともに書込んだセルを読
出す。

【００３５】複数の選択手段は、複数の出線のそれぞれ
に対応して設けられ、各々が、共通の出線に対応する第
１のメモリ手段および第２のメモリ手段のいずれかを選
択し、選択したメモリ手段に書込まれたセルを対応する
出線に出力する。

【００３６】フィルタ制御手段は、複数の第１のメモリ
手段のそれぞれの使用状況に応じて第２のフィルタ手段
における取込対象のセルの設定状態を制御する。選択制
御手段は、複数の第１のメモリ手段のそれぞれの使用状
況に応じて選択手段のそれぞれの選択状態を制御する。

【００３７】請求項２に記載の本発明は、個別の宛先情
報を有し、複数の入線から入力される複数のセルをその
各々のセルが有する宛先情報に応じて複数の出線に選択
的に出力させるＡＴＭスイッチであって、多重化出力手
段、複数の第１のフィルタ手段、第２のフィルタ手段、
第１のメモリ手段、複数の選択手段、複数の第２のメモ
リ手段、フィルタ制御手段および選択制御手段を備え
る。

【００３８】多重化出力手段は、複数の入線から入力さ
れる複数のセルを時分割多重化して出力する。

【００３９】複数の第１のフィルタ手段は、複数の出線
のそれぞれに対応して設けられ、各々が、多重化出力手
段から出力されるセルのうち、対応する出線を宛先とし
た宛先情報を有するセルを取込む。

【００４０】第２のフィルタ手段は、取込対象のセルを
宛先情報に関して変更設定可能であり、多重化出力手段
から出力されるセルのうち、設定された宛先情報を有す
るセルを取込む。

【００４１】第１のメモリ手段は、第２のフィルタ手段
が取込んだセルを書込むとともに書込んだセルを読出
す。

【００４２】複数の選択手段は、複数の出線のそれぞれ
に対応して設けられ、各々が、共通の出線に対応する第
１のフィルタ手段にて取込まれたセルおよび第１のメモ
リ手段から読出されたセルを受け、いずれかのセルを選
択的に出力する。

【００４３】複数の第２のメモリ手段は、複数の出線の
それぞれに対応して設けられ、各々が、対応する選択手
段から出力されるセルを書込み、書込んだセルを対応す
る出線に読出す。

【００４４】フィルタ制御手段は、複数の第２のメモリ
手段のそれぞれの使用状況に応じて第２のフィルタ手段
における取込対象のセルの設定状態を制御する。

【００４５】選択制御手段は、複数の第２のメモリ手段
のそれぞれの使用状況に応じて選択手段のそれぞれの選
択状態を制御する。

【００４６】請求項３に記載の本発明は、個別の宛先情
報を有し、複数の入線から入力される複数のセルをその
各々のセルが有する宛先情報に応じて複数の出線に選択
的に出力させるＡＴＭスイッチであって、多重化出力手
段、複数のフィルタ手段、複数のメモリ手段、フィルタ
制御手段、選択手段および選択制御手段を備える。

【００４７】多重化出力手段は、複数の入線から入力さ
れる複数のセルを時分割多重化して出力する。

【００４８】複数のフィルタ手段は、出線の数よりも多
く設けられ、各々が、取込対象のセルを宛先情報に関し
て変更設定可能であり、多重化出力手段から出力される
セルのうち、設定された宛先情報を有するセルを取込
む。

【００４９】複数のメモリ手段は、複数のフィルタ手段
のそれぞれに対応して設けられ、各々が、対応するフィ
ルタ手段にて取込まれたセルを書込むとともに書込んだ
セルを読出す。

【００５０】フィルタ制御手段は、複数のメモリ手段の
それぞれの使用状況に応じて複数のフィルタ手段のそれ
ぞれにおける取込対象のセルの設定状態を制御する。

【００５１】選択手段は、複数のメモリ手段のうちの一
部のメモリ手段を選択し、選択したメモリ手段から読出
されるセルを、選択したメモリ手段に対応するフィルタ
手段に設定された宛先情報に対応する出線に出力させ
る。

【００５２】選択制御手段は、複数のメモリ手段のそれ
ぞれの使用状況に応じて選択手段の選択状態を制御す
る。

【００５３】請求項４に記載の本発明は、個別の宛先情
報を有し、複数の入線から入力される複数のセルを、そ
の各々のセルが有する宛先情報に応じて複数の出線に選
択的に出力させるＡＴＭスイッチであって、多重化出力
手段、メモリ手段、分割出力手段、複数の第１のアドレ
ス格納手段、第２のアドレス格納手段、宛先情報抽出手
段、対応出線制御手段およびメモリ制御手段を備える。

【００５４】多重化出力手段は、複数の入線から入力さ
れる複数のセルを時分割多重化して出力する。

【００５５】メモリ手段は、セルを書込むためのアドレ
スを有し、多重化出力手段から出力されたセルをアドレ
スのうちの空アドレスに書込むとともに書込んだセルを
読出す。

【００５６】出線出力手段は、メモリ手段から読出され
るそのセルが有する宛先情報に応じた出線に出力させ
る。

【００５７】複数の第１のアドレス格納手段は、複数の
出線のそれぞれに対応して設けられ、各々が、対応する
出線についての宛先情報を有するセルが書込まれたメモ
リ手段のアドレスを示す書込アドレス情報を格納し、格
納した書込アドレス情報を読出す。

【００５８】第２のアドレス格納手段は、対応する出線
を変更設定可能であり、その対応する出線についての宛
先情報を有するセルが書込まれたメモリ手段のアドレス
を示す書込アドレス情報を格納し、格納した書込アドレ
ス情報を読出す。

【００５９】宛先情報抽出手段は、複数の入線のそれぞ
れから入力されるセルの宛先情報を抽出する。

【００６０】出線対応制御手段は、複数の第１のアドレ
ス格納手段のそれぞれの使用状況に応じて第２のアドレ
ス格納手段が対応する出線の設定状態を制御する。

【００６１】メモリ制御手段は、入力されたセルをメモ
リ手段の空アドレスに書込ませるとともに、宛先情報抽
出手段で抽出されたそのセルの宛先情報に対応する第１
または第２のアドレス格納手段にそのセルが書込まれた
メモリ手段のアドレスを書込アドレス情報として格納さ
せ、第１または第２のアドレス格納手段に格納された書
込アドレス情報を読出してその書込アドレス情報に対応
するメモリ手段のアドレスに書込まれたセルを読出させ
る制御を行なう。

【００６２】請求項５に記載の本発明は、個別の宛先情
報を有し、複数の入線から入力される複数のセルを、そ
の各々のセルが有する宛先情報に応じて複数の出線に選
択的に出力させるＡＴＭスイッチであって、多重化出力
手段、メモリ手段、アドレス格納手段およびメモリ制御
手段を備える。

【００６３】多重化出力手段は、複数の入線から入力さ
れる複数のセルを時分割多重化して出力する。

【００６４】メモリ手段は、セルを書込むためのアドレ
スを有し、多重化出力手段から出力されたセルをアドレ
スのうちの空アドレスに書込むとともに書込んだセルを
読出す。

【００６５】出線出力手段は、メモリ手段から読出され
るセルをそのセルが有する宛先情報に応じた出線に出力
させる。

【００６６】宛先情報抽出手段は、複数の入線のそれぞ
れから入力されるセルの宛先情報を抽出する。

【００６７】アドレス格納手段は、セルが書込まれたメ
モリ手段のアドレスを示す書込アドレス情報と、その書
込アドレス情報に対応して設定され、共通する出線につ
いての宛先情報を有する他のセルについての書込アドレ
ス情報を特定するポインタとを関連付けた情報を格納
し、ポインタによって複数の出線のそれぞれに対応する
複数のポインタチェーンを連鎖的に形成する。

【００６８】メモリ制御手段は、入力されたセルを前記
メモリ手段の空アドレスに書込ませるともにそのセルが
書込まれたアドレスを示す書込アドレス情報を、アドレ
ス情報抽出手段で抽出されたそのセルの宛先情報に対応
するポインタチェーンを構成するようにアドレス格納手
段に格納させ、ポインタチェーンのそれぞれの書込アド
レス情報をアドレス格納手段から読出してその書込アド
レス情報に対応するメモリ手段のアドレスに書込まれた
セルを読出させる制御を行なう。

【００６９】

【作用】請求項１記載の本発明によれば、第１のメモリ
手段のそれぞれがセルを書込む余裕を有する動作状況の
場合には、選択手段の各々が対応する第１のメモリ手段
を選択するように、選択制御手段が選択手段を制御す
る。

【００７０】したがって、特定の出線を宛先とするセル
が集中的に入力されていない場合には、多重化出力手段
から出力されたセルが、そのセルの宛先の出線に対応す
る第１のフィルタ手段、第１のメモリ手段および選択手
段を介して宛先の出線に出力される。

【００７１】フィルタ制御手段は、第１のメモリ手段の
うちのいずれかがセルを書込む余裕がなくなった動作状
況である場合に、その第１のメモリ手段が対応する出線
を宛先とするセルを第２のフィルタ手段が取込むように
第２のフィルタ手段の設定状態を制御する。

【００７２】この場合、選択制御手段は、セルを書込む
余裕がなくなった第１のメモリ手段に対応する選択手段
が、その第１のメモリ手段に書込まれたセルが読出され
た後に第２のメモリ手段を選択するようにその選択手段
の選択状態を制御する。

【００７３】これにより、第２のフィルタ手段および第
２のメモリ手段が、セルを書込む余裕がない第１のメモ
リ手段とそれに対応する第１のフィルタ手段とに代わっ
て動作する。したがって、特定の出線を宛先とするセル
が集中的に入力されている場合には、多重化出力手段か
ら出力されたセルが、前記特定の出線に関して、第２の
フィルタ手段、第２のメモリ手段および選択手段を介し
て宛先の出線に出力される。

【００７４】請求項２に記載の本発明によれば、第１の
メモリ手段のそれぞれがセルを書込む余裕を有する動作
状況の場合には、選択手段の各々が対応する第１のフィ
ルタ手段を選択するように選択制御手段が選択手段を制
御する。

【００７５】したがって、特定の出線を宛先とするセル
が集中的に入力されていない場合には、多重化出力手段
から出力されたセルが、その宛先の出線に対応する第１
のフィルタ手段、選択手段および第２のメモリ手段を介
して宛先の出線に出力される。

【００７６】フィルタ制御手段は、第２のメモリ手段の
うちのいずれかがセルを書込む余裕がなくなった動作状
況である場合に、その第１のメモリ手段が対応する出線
を宛先とするセルを第２のフィルタ手段が取込むように
第２のフィルタ手段の設定状態を制御する。

【００７７】この場合、選択制御手段は、セルを書込む
余裕がなくなった第１のメモリ手段に対応する選択手段
が、第１のメモリ手段からのセルを出力するようにその
選択手段の選択状態を制御する。

【００７８】これにより、第２のフィルタ手段および第
１のメモリ手段が動作する。したがって、特定の出線を
宛先とするセルが集中的に入力されている場合には、多
重化出力手段から出力されたセルが前記特定の出線に関
して、第２のフィルタ手段、第１のメモリ手段、選択手
段および第２のメモリ手段を介して宛先の出線に出力さ
れる。

【００７９】請求項３に記載の本発明によれば、フィル
タ制御手段は、各出線に１つのフィルタ手段およびメモ
リ手段が対応するようにフィルタ手段の取込対象のセル
の設定状態を制御する。

【００８０】メモリ手段のそれぞれがセルを書込む余裕
を有する動作状況の場合には、フィルタ制御手段と出線
との対応関係に応じて各出線に対応するメモリ手段を選
択手段が選択するように選択手段を制御する。

【００８１】したがって、特定の出線を宛先とするセル
が集中的に入力されていない場合には、多重化出力手段
から出力されたセルがそのセルの宛先の出線に最初に対
応するフィルタ手段およびメモリ手段と選択手段とを介
して宛先の出線に出力される。

【００８２】フィルタ制御手段は、出線に対応するメモ
リ手段のうちのいずれかがセルを書込む余裕がなくなっ
た動作状況である場合に、そのメモリ手段に対応するフ
ィルタ手段に代えてそのメモリ手段が対応する出線を宛
先とするセルをまだ出線に対応していないフィルタ手段
が取込むようにそのフィルタ手段の設計状態を制御す
る。

【００８３】この場合、選択制御手段は、選択手段が、
セルを書込む余裕がなくなったメモリ手段に代えて新た
に出線に対応することとなったフィルタ手段に対応する
メモリ手段をその出線に対応するものとして選択する。

【００８４】これにより、新たなフィルタ手段およびメ
モリ手段が動作する。したがって、特定の出線を宛先と
するセルが集中的に入力されている場合には、多重化出
力手段から出力されたセルが特定の出線に関して、最初
に選択されたフィルタ手段およびメモリ手段以外のフィ
ルタ手段およびメモリ手段と選択手段とを介して宛先の
出線に出力される。

【００８５】請求項４に記載の本発明によれば、第１の
アドレス格納手段のそれぞれが書込アドレス情報を格納
する余裕を有する動作状況の場合、メモリ制御手段は、
宛先情報抽出手段が抽出した宛先情報に基づいて、第１
のアドレス格納手段に、出線に対応するセルの書込アド
レス情報を書込ませる。

【００８６】したがって、特定の出線を宛先とするセル
が集中的に入力されていない場合には、第１のアドレス
格納手段が使用される。

【００８７】第１のアドレス格納手段のいずれかが書込
アドレス情報を格納する余裕を有しない動作状況の場
合、対応出線制御手段が第２のアドレス格納手段の対応
する出線を、格納する余裕を有しない第１のアドレス格
納手段が対応する出線にする。そして、メモリ制御手段
が、宛先情報抽出手段で抽出された宛先情報に基づいて
第２のアドレス格納手段に書込アドレス情報を書込ませ
る。

【００８８】第１のアドレス格納手段または第２のアド
レス格納手段に書込まれたアドレス情報は、メモリ制御
手段によって読出される。メモリ制御手段は、メモリ手
段から読出した書込情報に応じたセルを読出させる。読
出されたセルは出線出力手段を介して対応する出線に出
力される。

【００８９】請求項５に記載の本発明によれば、アドレ
ス抽出手段がセルの宛先情報を抽出する。メモリ制御手
段は、多重化出力手段から出力されたセルをメモリ手段
の空アドレスに書込ませる。そして、メモリ制御手段
は、書込アドレス情報を、抽出された宛先情報に対応す
るポインタチェーンを構成するようにアドレス格納手段
に格納させる。

【００９０】また、メモリ制御手段は、ポインタチェー
ンごとにアドレス格納手段から書込情報を読出し、読出
した書込情報に応じたセルをメモリ手段から読出させ
る。読出されたセルは、出線出力手段を介して対応する
出線に出力される。

【００９１】

【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。 第１実施例 まず、第１実施例について説明する。図１は、この発明
が適用されるＡＴＭ交換機の概略構成を示すブロック図
である。

【００９２】図１を参照して、ＡＴＭ交換機１００は、
光インタフェース部１０１ａ，１０１ｂ，１０７ａ，１
０７ｂ、マルチ／デマルチプレクサ部１０２ａ，１０２
ｂ，１０６ａ，１０６ｂ、インタフェース処理部１０３
ａ，１０３ｂ，１０５ａ，１０５ｂおよびＡＴＭスイッ
チ１０４を含む。ＡＴＭスイッチ１０４は、複数の単位
スイッチ１０４ａ〜１０４ｄを含む。

【００９３】ＡＴＭ交換機１００には、複数の光ファイ
バケーブル１０８ａ，１０８ｂ，１０９ａ，１０９ｂが
接続される。

【００９４】ＡＴＭ交換機１００の各構成要素は、光フ
ァイバケーブル１０８ａ〜１０９ｂのそれぞれと次のよ
うに対応する。光インタフェース部１０１ａ、マルチ／
デマルチプレクサ部１０２ａ、インタフェース処理部１
０３ａおよび単位スイッチ１０４ａは、光ファイバケー
ブル１０８ａに対応する。光インタフェース部１０１
ｂ、マルチ／デマルチプレクサ部１０２ｂ、インタフェ
ース処理部１０３ｂおよび単位スイッチ１０４ｂが光フ
ァイバケーブル１０８ｂに対応する。

【００９５】単位スイッチ１０４ｃ、インタフェース処
理部１０５ａ、マルチ／デマルチプレクサ部１０６ａお
よび光インタフェース部１０７ａが光ファイバケーブル
１０９ａに対応する。単位スイッチ１０４ｄ、インタフ
ェース処理部１０５ｂ、マルチ／デマルチプレクサ部１
０６ｂおよび光インタフェース部１０７ｂが光ファイバ
ケーブル１０９ｂに対応する。

【００９６】この交換機１００は、光ファイバケーブル
１０８ａおよび１０８ｂと光ファイバケーブル１０９ａ
および１０９ｂとの間で通信経路の接続の切換えを行な
う。

【００９７】この実施例では、光ファイバケーブル１０
８ａおよび１０８ｂから光ファイバケーブル１０９ａお
よび１０９ｂの方向への通信を行なう場合について説明
する。

【００９８】次に、ＡＴＭ交換機１００の動作について
説明する。光ファイバケーブル１０８ａおよび１０８ｂ
のそれぞれからＡＴＭ交換機１００に、複数のセルが光
信号にて順次入力される。各々のセルは、ヘッダ部とデ
ータ部とからなり、ヘッダ部は、セルの宛先情報を有す
る。

【００９９】光ファイバケーブル１０８ａから入力され
た光信号は、光インタフェース部１０１ａによって電気
信号に変換される。そして、電気信号に変換されたセル
は、マルチ／デマルチプレクサ部１０２ａにより時分割
多重される。時分割多重されたセルは、インタフェース
処理部１０３ａによりフレーム処理等の所定のインタフ
ェース処理がなされて、ＡＴＭスイッチ１０４に与えら
れる。

【０１００】ＡＴＭスイッチ１０４においては、インタ
フェース処理部１０３ａから入力されたセルを単位スイ
ッチ１０４ａが受ける。単位スイッチ１０４ａは、入力
されたセルをそのセルの宛先の光ファイバケーブル１０
９ａまたは１０９ｂに対応する単位スイッチ１０４ｃま
たは１０４ｄに与える。

【０１０１】また、光インタフェース部１０１ｂ、マル
チ／デマルチプレクサ部１０２ｂ、インタフェース処理
部１０３ｂおよび単位スイッチ１０４ｂのそれぞれは、
光ファイバケーブル１０８ａに対応するそれらのものと
同様の処理を行なう。

【０１０２】セルを受けた単位スイッチ１０４ｃまたは
１０４ｄは、対応するインタフェース処理部１０５ａま
たは１０５ｂにセルを与える。インタフェース処理部１
０５ａは、受けたセルについて、インタフェース処理部
１０３ａと逆のインタフェース処理を行ない、その処理
が施されたセルをマルチ／デマルチプレクサ部１０６ａ
に与える。

【０１０３】マルチ／デマルチプレクサ部１０６ａは、
マルチ／デマルチプレクサ１０２ａと逆の時分割多重処
理を行ない、その処理が施されたセルを光インタフェー
ス部１０７ａに与える。光インタフェース部１０７ａ
は、光インタフェース部１０１ａと逆の処理を行ない、
電気信号を光信号に変換する。ここで、光信号に変換さ
れたセルは、光ファイバケーブル１０９ａに与えられ
る。

【０１０４】また、光ファイバケーブル１０９ｂに対応
する単位スイッチ１０４ｄ、インタフェース処理部１０
５ｂ、マルチ／デマルチプレクサ部１０６ｂおよび光イ
ンタフェース部１０７ｂのそれぞれは、光ファイバケー
ブル１０９ａに対応するそれらのものと同様の動作を行
なう。

【０１０５】したがって、このＡＴＭ交換機１００で
は、光ファイバケーブル１０８ａおよび１０８ｂのそれ
ぞれから入力されたセルが、セルの宛先情報に対応する
光ファイバケーブル１０９ａ，１０９ｂから出力され
る。

【０１０６】なお、図１のＡＴＭ交換機１００は、説明
の簡略化のために光ファイバケーブルが４本接続された
例について示したが、これに限らず、ＡＴＭ交換機１０
０は、接続される光ファイバケーブルのそれぞれに対応
して光インタフェース部、マルチ／デマルチプレクサ
部、インタフェース処理部および単位スイッチを設ける
ことにより、４本以上の光ファイバケーブルの接続に対
応できるものである。

【０１０７】次に、単位スイッチ１０４ａ〜１０４ｄに
ついて詳細に説明する。これらの単位スイッチの各々
は、同様の構成を有する。図２は、単位スイッチ１０４
ａ〜１０４ｄのうちの１個の単位スイッチの構成を示す
ブロック図である。

【０１０８】図２を参照して、この単位スイッチは、４
本の入線Ｉ０〜Ｉ３および４本の出線Ｏ０〜Ｏ３が接続
された形式のものである。

【０１０９】この単位スイッチは、マルチプレクサ１、
データバスＤＢ、アドレスフィルタＦ０〜Ｆ３、可変ア
ドレスフィルタＦａ，Ｆｂ、バッファメモリＭ０〜Ｍ
３、予備バッファバッファメモリＭＡ，ＭＢ、セレクタ
Ｓ０〜Ｓ３および制御回路Ｃ１，Ｃ２を含む。

【０１１０】アドレスフィルタＦ０、バッファメモリＭ
０およびセレクタＳ０は、出線Ｏ０に対応するものであ
る。アドレスフィルタＦ１、バッファメモリＭ１および
セレクタＳ１は、出線Ｏ１に対応するものである。アド
レスフィルタＦ２、バッファメモリＭ２およびセレクタ
Ｓ２は、出線Ｏ２に対応するものである。アドレスフィ
ルタＦ３、バッファメモリＭ３およびセレクタＳ３は出
線Ｏ３に対応するものである。

【０１１１】この単位スイッチにおいては、入線Ｉ０〜
Ｉ３のそれぞれからセルが入力され、それらのセルが、
各セルが有する宛先情報に対応する出線Ｏ０〜Ｏ３から
出力される。

【０１１２】マルチプレクサ１には、Ｉ０〜Ｉ３のそれ
ぞれからセルが入力される。マルチプレクサ１は、入力
されたセルを時分割多重化して出力する。マルチプレク
サ１の出力は、データバスＤＢを介してアドレスフィル
タＦ０〜Ｆ３および可変アドレスフィルタＦａ，Ｆｂの
それぞれに与えられる。アドレスフィルタＦ０は、デー
タバスＤＢからのセルおよび制御回路Ｃ１からのライト
制御信号Ｗ０を受ける。アドレスフィルタＦ０は、出線
Ｏ０を宛先とする宛先情報を有するセルのみを抽出す
る。アドレスフィルタＦ０は、データライト信号ＤＷ０
およびライトイネーブル信号ＷＥ０をバッファメモリＭ
０に与える。

【０１１３】ここで、データライト信号ＤＷ０は、アド
レスフィルタＦ０が抽出したセルを示す信号であり、す
なわちバッファメモリＭ０に書込まれるセルを表す信号
である。

【０１１４】バッファメモリＭ０は、データライト信号
ＤＷ０およびライトイネーブル信号ＷＥ０の他に、制御
回路Ｃ１からのリードイネーブル信号ＲＥ０を受ける。
バッファメモリＭ０は、満杯信号ＦＬ０と空信号Ｅｍｐ
０を制御回路Ｃ１に与えるとともにデータリード信号Ｄ
Ｒ０をセレクタＳ０に与える。

【０１１５】ここで、満杯信号ＦＬ０は、バッファメモ
リＭ０のアドレスが満杯になったことを表す信号であ
る。空信号Ｅｍｐ０は、バッファメモリＭ０のアドレス
が空になったことを表す信号である。データライト信号
ＤＷ０は、バッファメモリＭ０から読出されたセルを表
す信号である。

【０１１６】アドレスフィルタＦ１は、データバスＤＢ
からのセルおよび制御回路Ｃ１からのライト制御信号Ｗ
１を受ける。アドレスフィルタＦ１は、出線Ｏ１を宛先
とする宛先情報を有するセルのみを抽出する。アドレス
フィルタＦ１は、データライト信号ＤＷ１およびライト
イネーブル信号ＷＥ１をバッファメモリＭ１に与える。

【０１１７】ここで、データライト信号ＤＷ１は、アド
レスフィルタＦ１が抽出したセルを表す信号であり、す
なわちバッファメモリＭ１に書込まれる信号である。

【０１１８】バッファメモリＭ１は、データライト信号
ＤＷ１およびライトイネーブル信号ＷＥ１の他に、制御
回路Ｃ１からのリードイネーブル信号ＲＥ１を受ける。
バッファメモリＭ１は、満杯信号ＦＬ１および空信号Ｅ
ｍｐ１を制御回路Ｃ１に与えるとともにデータリード信
号ＤＲ１をセレクタＳ１に与える。

【０１１９】ここで、満杯信号ＦＬ１は、バッファメモ
リＭ１のアドレスが満杯になったことを表す信号であ
る。空信号Ｅｍｐ１は、バッファメモリＭ１のアドレス
が空になったことを表す信号である。データリード信号
ＤＲ１は、バッファメモリＭ１から読出されたセルを表
す信号である。

【０１２０】可変アドレスフィルタＦａは、データバス
ＤＢからのセルおよび制御回路Ｃ１からのライト制御信
号Ｗａ０，Ｗａ１を受ける。可変アドレスフィルタＦａ
は、ライト制御信号Ｗａ０およびＷａ１に応答して、出
線Ｏ０を宛先とする宛先情報を有するセルおよび出線Ｏ
１を宛先とする宛先情報を有するセルのうちの一方を選
択的に抽出する。

【０１２１】可変アドレスフィルタＦａは、データライ
ト信号ＤＷａおよびライトイネーブル信号ＷＥａを予備
バッファメモリＭａに与える。ここで、データライト信
号ＤＷａは、可変アドレスフィルタＦａが抽出したセル
を表す信号であり、すなわち予備バッファメモリＭａに
書込まれる信号である。

【０１２２】予備バッファメモリＭａは、データライト
信号ＤＷａおよびライトイネーブル信号ＷＥａの他に制
御回路Ｃ１からのリードイネーブル信号ＲＥａを受け
る。予備バッファメモリＭａは、満杯信号ＦＬａおよび
空信号Ｅｍｐａを制御回路Ｃ１に与えるとともにデータ
リード信号ＤＲａをセレクタＳ０およびＳ１に与える。

【０１２３】ここで、ＦＬａは、予備バッファメモリＭ
ａのアドレスが満杯になったことを表す信号である。空
信号Ｅｍｐａは、予備バッファメモリＭａのアドレスが
空になったことを表す信号である。データリード信号Ｄ
Ｒａは、予備バッファメモリＭａから読出されたセルを
表す信号である。

【０１２４】セレクタＳ０は、前述の信号の他にＲａ０
を受ける。セレクタＳ０は、リードイネーブル信号ＲＥ
０およびリード制御信号Ｒａ０に応答して、データリー
ド信号ＤＲ０およびＤＲａのうちの一方を選択的に出線
Ｏ０に出力する。セレクタＳ１は、前述の信号の他に制
御回路Ｃ１からのリード制御信号Ｒａ１を受ける。セレ
クタＳ１は、リードイネーブル信号ＲＥ１およびリード
制御信号Ｒａ１に応答して、データリード信号ＤＲ１お
よびＤＲａのうちの一方を選択的に出線Ｏ１に出力す
る。

【０１２５】このように、予備バッファメモリＭａは、
バッファメモリＭ０およびＭ１の両方の予備として設け
られる。また、制御回路Ｃ１は、アドレスフィルタＦ
０，Ｆ１、可変アドレスフィルタＦａ、バッファメモリ
Ｍ０，Ｍ１、予備バッファメモリＭａおよびセレクタＳ
０，Ｓ１のそれぞれの動作を制御する。

【０１２６】また、アドレスフィルタＦ２，Ｆ３、可変
アドレスフィルタＦｂ、バッファメモリＭ２，Ｍ３、予
備バッファメモリＭｂおよびセレクタＳ２，Ｓ３は、前
述のアドレスフィルタＦ０，Ｆ１、可変アドレスフィル
タＦａ、バッファメモリＭ０，Ｍ１、予備バッファメモ
リＭａおよびセレクタＳ０，Ｓ１と同様の態様で構成さ
れる。

【０１２７】すなわち、予備バッファメモリＭｂがバッ
ファメモリＭ２およびＭ３の両方の予備として設けられ
る。また、制御回路Ｃ２は、アドレスフィルタＦ２，Ｆ
３、可変アドレスフィルタＦｂ、バッファメモリＭ２，
Ｍ３、予備バッファメモリＭｂおよびセレクタＳ２，Ｓ
３のそれぞれの動作を制御する。

【０１２８】なお、図２に示される単位スイッチにおけ
る各回路には、クロック信号ＣＬＫおよびトリガ信号Ｔ
ＲＧが与えられるようになっている。

【０１２９】以下に、図２に示される単位スイッチを構
成する各回路について詳細に説明する。

【０１３０】まず、図２における制御回路Ｃ１，Ｃ２に
ついて説明する。制御回路Ｃ１，Ｃ２は、同様の構成で
ある。このため、一方の制御回路Ｃ１を例にとって説明
する。

【０１３１】図３は、制御回路Ｃ１の構成を示すブロッ
ク図である。図３を参照して、この制御回路は、予備メ
モリ割当制御回路１１、リード・ライト制御回路１２，
１３およびＯＲゲート１４を含む。

【０１３２】予備メモリ割当制御回路１１は、満杯信号
ＦＬ０，ＦＬ１および空信号Ｅｍｐａを受ける。予備メ
モリ割当制御回路１１は、これらの入力信号に応答して
割当制御信号Ｕｓｅ０およびＵｓｅ１を出力する。

【０１３３】リード・ライト制御回路１２は、割当制御
信号Ｕｓｅ０，Ｕｓｅ１、満杯信号ＦＬ０，ＦＬａおよ
び空信号Ｅｍｐ０，Ｅｍｐａを受ける。リード・ライト
制御回路１２は、これらの入力信号に応答してライト制
御信号Ｗ０，Ｗａ０、リードイネーブル信号ＲＥ０およ
びリード制御信号Ｒａ０を出力する。

【０１３４】リード・ライト制御回路１３は、割当制御
信号Ｕｓｅ０，Ｕｓｅ１、満杯信号ＦＬ１，ＦＬａおよ
び空信号Ｅｍｐ１，Ｅｍｐａを受ける。リード・ライト
制御信号１３は、これらの入力信号に応答してライト制
御信号Ｗ１，Ｗａ１、リードイネーブル信号ＲＥ１およ
びリード制御信号Ｒａ１を出力する。

【０１３５】ＯＲゲート１４は、リード制御信号Ｒａ
０，Ｒａ１を受ける。そして、これらの入力信号に応答
してリードイネーブル信号ＲＥａを出力する。

【０１３６】このような制御回路においては、予備メモ
リ割当制御回路１１が、予備バッファメモリＭａを出線
に割当てる制御を行なう。また、リード・ライト制御回
路１２が、出線Ｏ０に対応するバッファメモリ（バッフ
ァメモリＭ０または予備バッファメモリＭａ）について
のセルの書込および読出に関する制御を行なう。

【０１３７】その制御には、アドレスフィルタＦ０、可
変アドレスフィルタＦａ、バッファメモリＭ０、予備バ
ッファメモリＭａおよびセレクタＳ０の制御が含まれ
る。さらに、リード・ライト制御回路１３は、出線Ｏ１
に対応するバッファメモリ（バッファメモリＭ１および
予備バッファメモリＭａを含む）についてのセルの書込
および読出に関する制御を行なう。この制御には、アド
レスフィルタＦ１、可変アドレスフィルタＦａ、バッフ
ァメモリＭ１、予備バッファメモリＭａおよびセレクタ
Ｓ１の制御が含まれる。

【０１３８】次に、アドレスフィルタＦ０〜Ｆ３につい
て詳細に説明する。アドレスフィルタＦ０〜Ｆ３のそれ
ぞれは、同じ構成を有する。このため、アドレスフィル
タＦ０を代表例として説明する。

【０１３９】図４は、アドレスフィルタＦ０の構成を示
すブロック図である。図４を参照して、このアドレスフ
ィルタＦ０は、アドレス抽出回路２１、ラッチ回路２
２，２６、アドレスレジスタ２３、一致検出回路２４、
ＡＮＤゲート２５およびスイッチ２０１を含む。

【０１４０】アドレス抽出回路２１は、クロック信号Ｃ
ＬＫ、トリガ信号ＴＲＧおよびデータバスからのセルを
受ける。アドレス抽出回路２１は、クロック信号ＣＬＫ
に基づいて動作し、トリガ信号ＴＲＧにより規定される
タイミングでセルの宛先情報に含まれるアドレスを抽出
する。そして、アドレス抽出回路２１は、抽出したアド
レスを一致検出回路２４に与える。

【０１４１】アドレスレジスタ２３は、アドレスフィル
タＦ０が対応する出線（この場合は出線Ｏ０）に応じて
定められたアドレスを記憶しており、そのアドレスを一
致検出回路２４に与える。

【０１４２】一致検出回路２４は、前述のアドレスの他
にクロック信号ＣＬＫを受ける。一致検出回路２４は、
クロック信号ＣＬＫに基づいて動作し、アドレス抽出回
路２１およびアドレスレジスタ２３のそれぞれから与え
られるアドレスが一致した場合にその出力信号をハイレ
ベル（以下Ｈレベルという）にする。

【０１４３】ＡＮＤゲート２５は、ライト制御信号Ｗ０
と一致検出回路２４の出力信号とを受け、これらの信号
がともにＨレベルである場合に、その出力信号をＨレベ
ルとする。

【０１４４】ラッチ回路２６は、ＡＮＤゲート２５の出
力信号、クロック信号ＣＬＫおよびトリガ信号ＴＲＧを
受け、ライトイネーブル信号ＷＥ０を出力する。このラ
ッチ回路２６においては、ＡＮＤゲート２５の出力信号
のＨレベルに応答してライトイネーブル信号ＷＥ０をＨ
レベルにするとともにトリガ信号ＴＲＧで規定されるタ
イミングによりライトイネーブル信号ＷＥ０をラッチす
る。

【０１４５】ラッチ回路２２は、データバスＤＢからの
セルとクロック信号ＣＬＫとを受ける。このラッチ回路
２２は、クロック信号ＣＬＫに基づいて動作し、与えら
れたセルを出力するとともにその出力をラッチする。ラ
ッチ回路２２から出力されたセルは、スイッチ２０１を
介してデータライト信号ＤＷ０として出力される。

【０１４６】スイッチ２０１は、ライトイネーブル信号
ＷＥ０に応答してオンオフ動作を行なう。詳しくは、ラ
イトイネーブル信号ＷＥ０がＨレベルの場合にスイッチ
２０１がオンする。このため、ライトイネーブル信号Ｗ
Ｅ０がＨレベルである場合にのみデータライト信号ＤＷ
０が出力されることになる。

【０１４７】このように、アドレスフィルタＦ０では、
与えられるライト制御信号Ｗ０がＨレベルである場合
に、対応する出線Ｏ０について予め定められたアドレス
と一致するアドレスを宛先情報に有するセルが入力され
ると、そのセルを取込み、そのセルを対応するバッファ
メモリＭ０に与える。

【０１４８】この場合には、ライトイネーブル信号ＷＥ
０がＨレベルとなっており、データライト信号ＤＷ０に
て示されるセルが、対応するバッファメモリＭ０に書込
まれる。

【０１４９】その他のアドレスフィルタＦ１〜Ｆ３のそ
れぞれは、前述のアドレスフィルタＦ１と同様に構成さ
れ、同様に動作する。

【０１５０】次に、可変アドレスフィルタＦａ，Ｆｂに
ついて詳細に説明する。可変アドレスフィルタＦａおよ
びＦｂは、同じ構成を有する。このため、可変アドレス
フィルタＦａを代表例として説明する。

【０１５１】図５は、可変アドレスフィルタＦａの構成
を示すブロック図である。図５を参照して、この可変ア
ドレスフィルタＦａは、アドレス抽出回路３１、ラッチ
回路３２，３６、アドレスレジスタ３３０，３３１、一
致検出回路３４、ＡＮＤゲート３５、スイッチ３０１，
３０２，３０３，３０４およびＮＯＲゲート３７を含
む。

【０１５２】この可変アドレスフィルタＦａにおけるア
ドレス抽出回路３１、ラッチ回路３２，３６、一致検出
回路３４、ＡＮＤゲート３５およびスイッチ３０１は、
図４のアドレスフィルタＦ０におけるアドレス抽出回路
２１、ラッチ回路２２，２６、一致検出回路２４、ＡＮ
Ｄゲート２５およびスイッチ２０１に対応するものであ
り、それらと同じ構成となっている。そのため、説明は
省略する。

【０１５３】図５の可変アドレスフィルタＦａが図２の
アドレスフィルタＦ０と異なるのは、ＮＯＲゲート３
７、スイッチ３０２，３０３，３０４およびアドレスレ
ジスタ３３０，３３１が設けられていることである。Ｎ
ＯＲゲート３７は、ライト制御信号Ｗａ０およびＷａ１
を受ける。ＮＯＲゲート３７は、これらのライト制御信
号がともにローレベルである場合に出力信号をＨレベル
とし、それ以外の場合には出力信号をローレベル（以下
Ｌレベルという）とする。

【０１５４】アドレスレジスタ３３０は、出線Ｏ０に対
応して予め定められたアドレスを記憶しており、そのア
ドレスを出力する。アドレスレジスタ３３１は、出線Ｏ
１に対応して予め定められたアドレスを記憶しており、
そのアドレスを出力する。

【０１５５】アドレスレジスタ３３０から出力されるア
ドレスは、スイッチ３０２を介して一致検出回路３４に
与えられる。アドレスレジスタ３３１が出力するアドレ
スは、スイッチ３０３を介して一致検出回路３４に与え
られる。また、接地ノード３０５から接地電位がスイッ
チ３０４を介して一致検出回路３４に与えられる。

【０１５６】スイッチ３０２は、ライト制御信号Ｗａ０
に応答してスイッチング動作をする。スイッチ３０３
は、ライト制御信号Ｗａ１に応答してスイッチング動作
する。スイッチ３０４は、ＮＯＲゲート３７の出力信号
に応答してスイッチング動作する。スイッチ３０１，３
０２，３０３，３０４のそれぞれは、与えられる信号が
Ｈレベルである場合にのみオンする。したがって、ライ
ト制御信号Ｗａ０がＨレベルの場合には、アドレスレジ
スタ３３０からのアドレスが一致検出回路３４に与えら
れる。

【０１５７】また、ライト制御信号Ｗａ１がＨレベルで
ある場合には、アドレスレジスタ３３１からのアドレス
が一致検出回路３４に与えられる。また、ライト制御信
号Ｗａ０およびＷａ１がともにＬレベルである場合に
は、接地電位が一致検出回路３４に与えられる。

【０１５８】また、ＮＯＲゲート３７の出力信号は、反
転されてＡＮＤゲート３５に与えられる。このため、Ａ
ＮＤゲート３５は、ライト制御信号Ｗａ０，Ｗａ１のど
ちらかがハイレベルである場合に、一致検出回路３４の
出力信号がＨレベルになると、ラッチ回路３６にＨレベ
ルの出力信号を与える。

【０１５９】このように、可変アドレスフィルタＦａで
は、与えられるライト制御信号Ｗａ０のみがＨレベルで
ある場合に、出線Ｏ０について予め定められたアドレス
と一致するアドレス信号を宛先情報として有するセルが
入力されると、そのセルを取込み、そのセルを対応する
予備バッファメモリＭａに与える。

【０１６０】この場合には、リードイネーブル信号ＷＥ
ａがハイレベルとなっており、データライト信号ＤＷａ
にて表されるセルが予備バッファメモリＭａに書込まれ
る。すなわち、このような場合には、可変アドレスフィ
ルタＦａおよび予備バッファメモリＭａがアドレスフィ
ルタＦ０およびバッファメモリＭ０に代わって動作す
る。

【０１６１】一方、ライト制御信号Ｗａ１がＨレベルで
ある場合、可変アドレスフィルタＦａでは、出線Ｏ１に
ついて予め定められたアドレスと一致するアドレスを宛
先情報として有するセルが入力されると、そのセルを取
込み、そのセルを予備バッファメモリＭａに与える。

【０１６２】この場合においても、リードイネーブル信
号ＷＥａがＨレベルとなっており、データライト信号Ｄ
Ｗａにて表されるセルが、予備バッファメモリＭａに書
込まれる。すなわち、この場合には、可変アドレスフィ
ルタＦａおよび予備バッファメモリＭａが、アドレスフ
ィルタＦ１およびバッファメモリＭ１に代わって動作す
る。

【０１６３】また、ライト制御信号Ｗａ０およびＷａ１
がともにＬレベルである場合は、一致検出回路３４に接
地電位が与えられるため、一致検出回路３４における一
致検出が行なわれない。

【０１６４】さらに、ＡＮＤゲート３５にＮＯＲゲート
３７から与えられる信号がＨレベルとなるため、ＡＮＤ
ゲート３５の出力がＨレベルになることがない。したが
って、このような場合には、ライトイネーブル信号ＷＥ
ａがＬレベルになり、このために、データライト信号Ｄ
Ｗａが出力されない。すなわち、この場合は、可変アド
レスフィルタＦａは待機状態となる。

【０１６５】可変アドレスフィルタＦｂは、このような
可変アドレスフィルタＦａと同様の構成を有し、同様に
動作する。

【０１６６】次に、セレクタＳ０〜Ｓ３について詳細に
説明する。これらのセレクタは、同様の構成を有する。
このため、これらのセレクタのうちセレクタＳ０を代表
例として説明する。

【０１６７】図６は、セレクタＳ０の構成を示すブロッ
ク図である。図６を参照して、このセレクタＳ０は、空
セルレジスタ４１、ラッチ回路４２，４３、ＮＯＲゲー
ト４４およびスイッチ４０１，４０２，４０３を含む。

【０１６８】データリード信号ＤＲ０は、スイッチ４０
１を介して出線Ｏ０に出力される。データリード信号Ｄ
Ｒａは、スイッチ４０２を介して出線Ｏ０に出力され
る。空セルレジスタ４１は、出力されるセルがないこと
を示すデータである空セルデータを予め記憶する。空セ
ルレジスタ４１は、クロック信号ＣＬＫおよびトリガ信
号ＴＲＧを受ける。

【０１６９】この空セルレジスタ４１は、クロック信号
ＣＬＫに基づいて動作し、とりが信号ＴＲＧにより規定
されるタイミングで空セルデータを出力する。空セルレ
ジスタ４１から出力される空セルデータは、スイッチ４
０３を介して出線Ｏ０に出力される。

【０１７０】ラッチ回路４２は、リードイネーブル信号
ＲＥ０、クロック信号ＣＬＫおよびトリガ信号ＴＲＧを
受ける。ラッチ回路４２は、クロック信号ＣＬＫに基づ
いて動作し、リードイネーブル信号ＲＥ０をスイッチ４
０１およびＮＯＲゲート４４に出力する。このラッチ回
路４２は、トリガ信号ＴＲＧにより規定されるタイミン
グで出力信号をラッチする。

【０１７１】ラッチ回路４３は、リード制御信号Ｒａ
０、クロック信号ＣＬＫおよびトリガ信号ＴＲＧを受け
る。ラッチ回路４３は、クロック信号ＣＬＫに基づいて
動作し、リード制御信号Ｒａ０をスイッチ４０２および
ＮＯＲゲート４４に与える。このラッチ回路４３は、ト
リガ信号ＴＲＧにより規定されるタイミングで出力信号
のラッチを行なう。

【０１７２】ＮＯＲゲート４４は、ラッチ回路４２およ
び４３のそれぞれから与えられる信号に応答して出力信
号をスイッチ４０３に与える。このため、ＮＯＲゲート
４４の出力信号は、ラッチ回路４２および４３のそれぞ
れの出力信号がともにＬレベルになった場合にのみＨレ
ベルになる。

【０１７３】スイッチ４０１は、ラッチ回路４２の出力
信号がＨレベルになった場合にオンする。スイッチ４０
２は、ラッチ回路４３の出力信号がＨレベルになった場
合にオンする。スイッチ４０３は、ＮＯＲゲート４４の
出力信号がＨレベルになった場合にオンする。

【０１７４】これにより、リードイネーブル信号ＲＥ０
がＨレベルになった場合にデータリード信号ＤＲ０が出
線Ｏ０に出力され、一方、リード制御信号Ｒａ０がＨレ
ベルになった場合にデータリード信号ＤＲａが出線Ｏ０
に出力される。また、リードイネーブル信号ＲＥ０およ
びリード制御信号Ｒａ０がともにＬレベルになった場合
に空セルデータが出線Ｏ０に出力される。

【０１７５】可変アドレスフィルタＦｂは、可変アドレ
スフィルタＦａと同様に構成され、同様に動作する。

【０１７６】次に、制御回路Ｃ１およびＣ２における入
力信号と出力信号との関係を説明することにより、図１
〜図６に示される単位スイッチの全体的な動作を説明す
る。ここでは、代表例として、制御回路Ｃ１における入
出力信号の関係を説明する。

【０１７７】図７は、制御回路Ｃ１の動作を示すタイミ
ングチャートである。 （１）通常動作の場合 図７を参照して、通常動作とは、満杯信号ＦＬ０，ＦＬ
１，ＦＬａ、空信号Ｅｍｐ０，Ｅｍｐ１のそれぞれがＬ
レベルであり、空信号ＥｍｐａがＨレベルである場合で
ある。すなわち、通常動作の場合は、ライト制御信号Ｗ
０，Ｗ１およびリードイネーブル信号ＲＥ０，ＲＥ１の
それぞれがＨレベルとなる。それ以外の信号は、Ｌレベ
ルである。

【０１７８】このため、通常動作の場合には、アドレス
フィルタＦ０およびＦ１が動作し、バッファメモリＭ０
およびＭ１のそれぞれにおいてセルの書込および読出が
行なわれる。この場合、可変アドレスフィルタＦａおよ
び予備バッファメモリＭａは待機状態である。

【０１７９】（２） バッファメモリＭ０のアドレスが
満杯になった場合 バッファメモリＭ０のアドレスが満杯になると、満杯信
号ＦＬ０がＨレベルに立上がる。そして、それを受けて
割当制御信号Ｕｓｅ０がＨレベルに立上がる。さらに、
それに応答してライト制御信号Ｗ０がＬレベルに立下が
り、かつライト制御信号Ｗａ０がＨレベルに立上がる。

【０１８０】これにより、アドレスフィルタＦ０がセル
の取込み動作を停止する。それとともに、可変アドレス
フィルタが出線Ｏ０を宛先とするセルの取込みを開始
し、取込まれたセルが予備バッファメモリＭａに書込み
始められる。

【０１８１】この状態においては、リードイネーブル信
号ＲＥ０がＨレベルを維持するため、バッファメモリＭ
０からのセルの読出が継続される。一方、予備バッファ
メモリＭａは、リードイネーブル信号ＲＥａがローレベ
ルを維持するため、セルの読出が行なわれない。そのた
め、その後、満杯信号ＦＬ０がＬレベルに立下がり、空
信号ＥｍｐａもＬレベルに立下がる。

【０１８２】（３） バッファメモリＭ０のアドレスが
空になった場合 その後、バッファメモリＭ０において、セルの読出のみ
が行なわれることにより、アドレスが空になり、空信号
Ｅｍｐ０がＨレベルに立上がる。それに応答して、ライ
ト制御信号Ｒ０、リード制御信号Ｒａ０およびリードイ
ネーブル信号ＲＥａのそれぞれがＨレベルに立上がると
ともにライト制御信号Ｗａ０およびリード制御信号Ｒａ
０がＨレベルに立上がる。

【０１８３】その結果、アドレスフィルタＦ０がセルの
取込みを開始し、バッファメモリＭ０へのセルの書込が
再開される。ただし、バッファメモリＭ０からのセルの
読出は停止される。

【０１８４】一方、可変アドレスフィルタＦａによるセ
ルの取込みが停止され、予備バッファメモリＭａへのセ
ルの書込が停止される。また、予備バッファメモリＭａ
からのセルの読出が開始される。そして、セレクタＳ０
は、予備バッファメモリＭａから読出されたセルを出線
Ｏ０に出力する。

【０１８５】（４） 予備バッファメモリＭａのアドレ
スが空になった場合 その後、予備バッファメモリＭａにおいては、セルが読
出されてアドレスが空になり、空信号ＥｍｐａがＨレベ
ルに立上がる。それに応答して割当制御信号Ｕｓｅ０が
Ｌレベルに立下がる。さらにそれに応答して、リードイ
ネーブル信号ＲＥ０およびＲＥａがともにＨレベルに立
上がり、それとともにリード制御信号Ｒａ０がＬレベル
に立下がる。

【０１８６】その結果、予備バッファメモリＭａからの
セルの読出が停止され、一方、バッファメモリＭ０から
のセルの読出が再開される。それとともに、セレクタＳ
０は、バッファメモリＭ０から読出されたセルを出線Ｏ
０に出力する。

【０１８７】このように、図２の単位スイッチにおいて
は、１つのバッファメモリのアドレスが満杯になった場
合において、予備バッファメモリが代わりにセルの書込
を行なうので、セルの廃棄率が抑制される。また、その
際には、満杯になったバッファメモリのアドレスが空に
なるまで、そのバッファメモリからのセルの読出が継続
され、その後、予備バッファメモリからのセルの読出が
行なわれる。

【０１８８】次に、入線Ｉ０〜Ｉ３から入力されるセル
と、バッファメモリＭ０〜Ｍ３および予備バッファメモ
リＭａ，Ｍｂに書込まれるセルとの関係について説明す
る。

【０１８９】図８は、入線Ｉ０〜Ｉ３から入力されるセ
ルと、バッファメモリＭ０〜Ｍ３および予備バッファメ
モリＭａ，Ｍｂに書込まれるセルとの関係を示す模式図
である。

【０１９０】この図８において、１つのセルは、１桁の
数字（出線番号Ｏ０は０，Ｏ２は２，Ｏ３は３）で表さ
れる宛先情報のアドレスのブロックと、その右隣におい
て２桁の数字で表されるセルの番号とで示される。ただ
し、空セルは、前記アドレスのブロックにＩが付され、
前記セルの番号のブロックにＡが付される。

【０１９１】図８を参照して、入線Ｉ０からは、セル０
０，０１，０２が順次入力される。入線Ｉ１からは、セ
ル１０，１１，１２が入力される。入線Ｉ２からは、セ
ル２０，２１，Ａが入力される。入線Ｉ３からは、セル
３０，Ａ，３２が入力される。

【０１９２】そして、データバスＤＢのデータの列を参
照して、入線Ｉ０〜Ｉ３のそれぞれから入力されたセル
が入力順にデータバスＤＢに与えられる。そして、デー
タライト信号ＤＷ０〜ＤＷｂの各々を参照して、データ
バスＤＢに与えられたセルは、各アドレスフィルタによ
って取込まれる。

【０１９３】ここで、たとえば、データライト信号ＤＷ
０を参照して、バッファメモリＭ０において、セル２１
を書込んだ時点で、そのアドレスが満杯になった場合を
改定する。データライト信号ＤＷａを参照して、この場
合には、可変アドレスフィルタＦａが出線Ｏ０に対応す
るセル０２を取込む。

【０１９４】このように、第１実施例による単位スイッ
チにおいては、バッファメモリＭ０〜Ｍ３の各々につい
て、アドレスが満杯になった場合に、そのバッファメモ
リへのセルの書込が停止され、その代わりに、対応する
可変アドレスフィルタおよび予備バッファメモリにより
セルの書込が行なわれる。したがって、特定の出線宛の
セルが集中して入力された場合においてセルの廃棄率が
低減される。

【０１９５】また、この単位スイッチは、セルの廃棄率
を低減させるために予備バッファメモリＭａ，Ｍｂを設
けたのでバッファメモリＭ０〜Ｍ３の各々の容量を増加
させる必要がない。したがって、ハードウェアの大規模
化を抑制できる。 第２実施例 図９は、第２実施例による単位スイッチの構成を示すブ
ロック図である。図９において図２と一致する部分に
は、同一の参照符号を付し、その説明を省略する。

【０１９６】図９を参照して、この単位スイッチが図２
のものと異なるのは、１つの予備バッファメモリが、一
部のバッファメモリに対応して設けられているのではな
く、すべてのバッファメモリの予備として設けられてい
ることである。すなわち、予備バッファメモリＦａ，Ｆ
ｂの各々は、バッファメモリＦ０〜Ｆ３のすべてについ
て、アドレスが満杯になった場合に、その満杯になった
バッファメモリの代わりにセルを書込むことが可能な構
成になっている。

【０１９７】可変アドレスフィルタＦａａおよびＦｂａ
の各々は、同様の構成のものである。ここで、可変アド
レスフィルタＦａａを代表例として説明する。可変アド
レスフィルタＦａａは、図５に示されるアドレスフィル
タと類似する構成を有する。具体的に、可変アドレスフ
ィルタＦａａは、図５のアドレスフィルタにおいて、出
線Ｏ２およびＯ３のそれぞれに対応するアドレスレジス
タを設けるとともに、図５のＮＯＲゲート３７を、ライ
ト制御信号Ｗａ０〜Ｗａ３の４入力を受けるようにした
ものである。

【０１９８】これにより、その可変アドレスフィルタＦ
ａａは、ライト制御信号Ｗａ０〜Ｗａ３に応答して、出
線Ｏ０〜Ｏ３のそれぞれに対応するセルを選択的に取込
み得る。同様に、可変アドレスフィルタＦｂａは、ライ
ト制御信号Ｗｂ０〜Ｗｂ３に応答して、出線Ｏ０〜Ｏ３
のそれぞれに対応するセルを選択的に取込み得るもので
ある。

【０１９９】セレクタＳＥ０〜ＳＥ３の各々は、同様の
構成のものである。ここで、セレクタＳＥ０を代表例と
して説明する。セレクタＳＥ０は、図６に示されるセレ
クタと類似する構成を有する。

【０２００】具体的に、セレクタＳＥ０は、図６に示さ
れるセレクタにおいて、予備バッファメモリＭｂからの
データリード信号ＤＲｂを、スイッチを介して出線Ｏ０
に出力し得るようにするとともに、制御回路Ｃ３からの
リード制御信号Ｒｂ０を、ラッチ回路を介して前記スイ
ッチの制御信号として与えるようにする。さらに、図６
におけるＮＯＲゲート４４を、前記ラッチ回路を介した
リード制御信号Ｒｂ０を入力信号として含む３入力を受
けるものにする。

【０２０１】これにより、セレクタＳＥ０は、バッファ
メモリＭ０、予備バッファメモリＭａ，Ｍｂから与えら
れるデータリード信号ＤＲ０，ＤＲａ，ＤＲｂの１つを
選択的に出線Ｏ０に出力し得る。同様に、セレクタＳＥ
１〜ＳＥ３の各々は、対応するバッファメモリおよび予
備バッファメモリＭａ，Ｍｂからのデータリード信号を
選択的に対応する出線に出力する。

【０２０２】制御回路Ｃ３は、バッファメモリＭ０〜Ｍ
３および予備バッファメモリＭａ，Ｍｂから満杯信号Ｆ
Ｌ０〜ＦＬ３およびＦＬａ，ＦＬｂを受けるとともに、
空信号Ｅｍｐ０〜Ｅｍｐ３およびＥｍｐａ，Ｅｍｐｂを
受ける。そして、制御回路Ｃ３は、前記入力信号に応答
して、ライト制御信号Ｗ０〜Ｗ３，Ｗａ０〜Ｗａ３，Ｗ
ｂ０〜Ｗｂ３およびリード制御信号Ｒａ０〜Ｒａ３，Ｒ
ｂ０〜Ｒｂ３を出力する。

【０２０３】これにより、制御回路Ｃ３は、アドレスフ
ィルタＦ０〜Ｆ３、可変アドレスフィルタＦａａ，Ｆｂ
ａ、バッファメモリＭ０〜Ｍ３、予備バッファメモリＭ
ａ，ＭｂおよびセレクタＳＥ０〜ＳＥ３のそれぞれを制
御する。

【０２０４】このような図９の単位スイッチは、所定数
のバッファメモリごとに１つの予備メモリが設けられた
図２の単位スイッチとは異なり、すべてのバッファメモ
リについて共通に複数の予備バッファメモリが設けられ
ていることに特徴がある。

【０２０５】次に、制御回路Ｃ３における制御の具体例
を説明する。図９の単位スイッチは、通常の動作におい
ては、図２の単位スイッチと同様に動作する。しかし、
バッファメモリＭ０〜Ｍ３のいずれかのアドレスが満杯
になった場合は、次のように動作する。

【０２０６】ここでは、一例として、バッファメモリＭ
０において、アドレスが満杯になった後、バッファメモ
リＭ１のアドレスが満杯になった例について説明する。

【０２０７】バッファメモリＭ０が満杯になると、満杯
信号ＦＬ０がＨレベルになる。それに応答して、ライト
制御信号Ｗ０がＬレベルになるともにライト制御信号Ｗ
ａ０がＨレベルになる。これにより、アドレスフィルタ
Ｆ０からのセルの取込みが停止され、その代わりに、出
線Ｏ０を宛先とする宛先情報を有するセルの取込みが予
備バッファメモリＦａａにより開始される。

【０２０８】この場合のバッファメモリＭ０からのセル
の読出および予備バッファメモリＭａからのセルの読出
のそれぞれの制御は、図２の単位スイッチと同様に行な
われる。

【０２０９】すなわち、バッファメモリＭ０に書込まれ
たすべてのセルが読出されるまでセレクタＳＥ０は、デ
ータリード信号ＤＲ０を選択的に出力し、その後、予備
バッファメモリＭａからのデータリード信号ＤＲａを選
択的に出力する。

【０２１０】そして、このような状態において、バッフ
ァメモリＭ１のアドレスが満杯になったと仮定する。こ
の場合には、予備バッファメモリＭａが出線Ｏ０に割当
てられているので、可変アドレスフィルタＦｂａおよび
予備バッファメモリＭｂがアドレスフィルタＦ１および
バッファメモリＭ１の代わりに動作し、出線Ｏ１を宛先
とするセルの書込および読出を行なう。

【０２１１】具体的には、満杯信号ＦＬ１がＨレベルに
なり、それに応答してライト制御信号Ｗ１がＬレベルに
なるとともにライト制御信号Ｗｂ１がＨレベルになる。
これにより、アドレスフィルタＦ１からのセルの取込み
が停止され、その代わりに、出線Ｏ１を宛先とする宛先
情報を有するセルの取込みが可変アドレスフィルタＦｂ
ａにより開始される。

【０２１２】この場合のバッファメモリＭ１からのセル
の読出および予備バッファメモリＭｂからのセルの読出
のそれぞれの制御は、図２の単位スイッチと同様に行な
われる。

【０２１３】このように、図９の単位スイッチにおいて
は、バッファメモリＭ０〜Ｍ３のすべてに共通に複数の
予備バッファメモリＭａ，Ｍｂが設けられているため、
２つのバッファメモリのアドレスが同時に満杯になった
場合でもセルの廃棄が防がれる。

【０２１４】また、この単位スイッチは、セルの廃棄率
を低減させるために予備バッファメモリＭａ，Ｍｂを設
けたので、第１実施例のものと同様に、ハードウェアの
大規模化を抑制できる。

【０２１５】また、複数のバッファメモリごとに１つの
予備バッファメモリが対応する単位スイッチでは、予備
バッファメモリは、対応するバッファメモリの代わりに
しかセルの書込および読出を行なうことができず、予備
バッファメモリの効率的利用が図れない場合が生じるこ
とがある。しかし、図９の単位スイッチでは、すべての
バッファメモリに対応して共通に複数の予備バッファメ
モリが設けられているので、予備バッファメモリの効率
的利用が図れる。 第３実施例 次に、第３実施例について説明する。図１０は、第３実
施例による単位スイッチの構成を示すブロック図であ
る。

【０２１６】図１０を参照して、この単位スイッチが図
２の単位スイッチと異なるのは、セレクタＳＬ０〜ＳＬ
３が、バッファメモリＭ０〜Ｍ３の出力側ではなく入力
側に設けられていることである。

【０２１７】セレクタＳＬ０は、出線Ｏ０に対応して設
けられる。セレクタＳＬ１は、出線Ｏ１に対応して設け
られる。セレクタＳＬ２は、出線Ｏ２に対応して設けら
れる。セレクタＳＬ３は、出線Ｏ３に対応して設けられ
る。

【０２１８】ここで、出線Ｏ０およびＯ１に対応する部
分と出線Ｏ２およびＯ３に対応する部分とは、同様の構
成である。このため、以下の説明においては、出線Ｏ０
およびＯ１に対応する部分についてのみ説明を行なう。

【０２１９】セレクタＳＬ０は、アドレスフィルタＦ０
からデータライト信号ＤＷ０１およびライトイネーブル
信号ＷＥ０１を受ける。これらの信号は、図２におい
て、アドレスフィルタＦ０から出力されるデータライト
信号ＤＷ０およびライトイネーブル信号ＷＥ０と同じも
のである。セレクタＳＬ０は、その他に、予備バッファ
メモリＭａからのデータリード信号ＤＲａおよび制御回
路Ｃ１１からのリード制御信号Ｒａ０を受ける。

【０２２０】そして、セレクタＳＬ０は、前述のような
入力信号に応答して、データライト信号ＤＷ０およびラ
イトイネーブル信号ＷＥ０をバッファメモリＭ０に与え
る。ここで、データライト信号ＤＷ０は、アドレスフィ
ルタＦ０からのデータライト信号ＤＷ０１および予備バ
ッファメモリＭａからのデータリード信号ＤＲａのうち
の一方の信号となる。

【０２２１】セレクタＳＬ１は、アドレスフィルタＦ１
からデータライト信号ＤＷ１１およびライトイネーブル
信号ＷＥ１１を受ける。これらの信号は、図２におい
て、アドレスフィルタＦ１から出力されるデータライト
信号ＤＷ１およびライトイネーブル信号ＷＥ１と同じも
のである。セレクタＳＬ１は、その他に、予備バッファ
メモリＭａからのデータリード信号ＤＲａおよび制御回
路Ｃ１１からのリード制御信号Ｒａ１を受ける。

【０２２２】そして、セレクタＳＬ１は、それらの入力
信号に応答してデータライト信号ＤＷ１およびライトイ
ネーブル信号ＷＥ１をバッファメモリＭ１に与える。こ
こで、データライト信号ＤＷ１は、アドレスフィルタＦ
１からのデータライト信号ＤＷ１１および予備バッファ
メモリＭａからのデータリード信号ＤＲａの一方の信号
となる。

【０２２３】また、バッファメモリＭ０から出力される
データリード信号ＤＲ０は、直接的に出線Ｏ０に出力さ
れる。バッファメモリＭ１から出力されるデータリード
信号ＤＲ１は、直接的に出線Ｏ１に出力される。

【０２２４】次に、セレクタＳＬ０〜ＳＬ３について詳
細に説明する。セレクタＳＬ０〜ＳＬ３の各々は、同じ
構成となっている。このため、ここでは、セレクタＳＬ
０を代表例として説明する。

【０２２５】図１１は、図１０に示されるセレクタＳＬ
０の構成を示すブロック図である。図１１を参照して、
このセレクタは、ラッチ回路５１、ＯＲゲート５２およ
びスイッチ５０１を含む。ラッチ回路５１は、リード制
御信号Ｒａ０、クロック信号ＣＬＫおよびトリガ信号Ｔ
ＲＧを受ける。このラッチ回路５１は、クロック信号Ｃ
ＬＫに基づいて動作し、リード制御信号Ｒａ０を出力す
るとともにトリガ信号ＴＲＧにより規定されるタイミン
グでリード制御信号Ｒａ０をラッチする。

【０２２６】ラッチ回路５１の出力信号は、ＯＲゲート
５２およびスイッチ５０１に与えられる。データリード
信号ＤＲａは、スイッチ５０１を介してデータライト信
号ＤＷ０として出力される。

【０２２７】スイッチ５０１は、ラッチ回路５１の出力
信号に応答してスイッチング動作を行なう。このスイッ
チ５０１は、ラッチ回路５１の出力信号がＨレベルであ
る場合にオンする。したがって、ラッチ回路５１の出力
信号がＨレベルである場合に、データライト信号ＤＷ０
がＨレベルとなる。

【０２２８】また、データライト信号ＤＷ０１は、その
ままデータライト信号ＤＷ０として出力される。このた
め、データライト信号ＤＷ０は、データライト信号ＤＷ
０１およびデータリード信号ＤＲａのいずれかの信号と
なる。

【０２２９】ＯＲゲート５２は、ラッチ回路５１の出力
信号の他にライトイネーブル信号ＷＥ０１を受け、ライ
トイネーブル信号ＷＥ０を出力する。このため、ライト
イネーブル信号ＷＥ０は、ライトイネーブル信号ＷＥ０
１またはラッチ回路５１の出力信号がＨレベルである場
合にＨレベルとなる。

【０２３０】このように、図１１のセレクタＳＬ０にお
いては、アドレスフィルタＦ０からデータライト信号Ｄ
Ｗ０１およびリードイネーブル信号ＷＥ０１が与えられ
る場合には、それらの信号をデータライト信号ＤＷ０お
よびライトイネーブル信号ＷＥ０として出力する。

【０２３１】一方、予備バッファメモリＭａからデータ
リード信号ＤＲａが与えられるとともに制御回路Ｃ１１
からライト制御信号Ｒａ０が与えられる場合には、セレ
クタＳＬ０はそれらの信号をデータライト信号ＤＷ０お
よびライトイネーブル信号ＷＥ０として出力する。

【０２３２】次に、制御回路Ｃ１１およびＣ１２の各々
における入力信号と制御信号との関係を説明することに
より、図１０に示される単位スイッチの全体的な動作を
説明する。ここでは、代表例として、制御回路Ｃ１にお
ける入出力信号の関係を説明する。

【０２３３】図１２は、制御回路Ｃ１１の動作を示すタ
イミングチャートである。 （１）通常動作の場合 図１２を参照して、通常動作とは、満杯信号ＦＬ０，Ｆ
Ｌ１、空信号Ｅｍｐ０，Ｅｍｐ１がＬレベルであり、空
信号ＥｍｐａがＨレベルである場合である。すなわち、
通常動作の場合は、ライト制御信号Ｗ０，Ｗ１およびリ
ードイネーブル信号ＲＥ０，ＲＥ１のそれぞれがＨレベ
ルとなる。

【０２３４】これにより、通常動作の場合には、アドレ
スフィルタＦ０およびＦ１が動作する。このため、アド
レスフィルタＦ０からセレクタＳＬ０を介してバッファ
メモリＭ０にセルの書込が行なわれ、かつ、アドレスフ
ィルタＦ１からセレクタＳＬ１を介してバッファメモリ
Ｍ１にセルの書込が行なわれる。そして、バッファメモ
リＭ０およびＭ１からセルが読出され、出線Ｏ０および
Ｏ１に出力される。

【０２３５】この場合においては、可変アドレスフィル
タＦａおよび予備バッファメモリＭａは待機状態であ
る。

【０２３６】（２）バッファメモリＭ０のアドレスが満
杯になった場合 バッファメモリＭ０のアドレスが満杯になると、満杯信
号ＦＬ０がＨレベルに立上がる。それに応答して、割当
て信号Ｕｓｅ０がＨレベルに立上がる。そして、それに
応答してライト制御信号Ｗ０がＬレベルに立下がるとと
もに、ライト制御信号Ｗａ０、リード制御信号Ｒａ０お
よびリードイネーブル信号ＲＥａがＨレベルに立上が
る。これにより、アドレスフィルタＦ０からのセルの取
込みが停止され、その代わりに、可変アドレスフィルタ
Ｆａから出線Ｏ０を宛先とする宛先情報を有するセルの
取込みが開始される。さらに、予備バッファメモリＭａ
からのセルの読出が可能となり、セレクタＳ０がリード
制御信号Ｒａ０に応答して、予備バッファメモリＭａか
ら読出されたセルをバッファメモリＭ０に与えることが
可能となる。

【０２３７】この状態においては、出線Ｏ０を宛先とす
るセルは、可変アドレスフィルタＦａから予備バッファ
メモリＭａに書込まれ、書込まれたセルが順次予備バッ
ファメモリＭａからセレクタＳＬ０を介してバッファメ
モリＭ０に書込まれる。これにより、出線Ｏ０を宛先と
するセルに関する記憶容量は、バッファメモリＭ０の記
憶容量と予備バッファメモリＭａの記憶容量とを加えた
ものとなる。

【０２３８】したがって、出線Ｏ０に対応するセルの記
憶容量が一時的に大きくされることになる。したがっ
て、バッファメモリＭ０のアドレスが満杯になった場合
のセルの廃棄が防止される。そして、予備バッファメモ
リＭａにセルが書込まれるため、空信号ＥｍｐａがＬレ
ベルに立下がる。

【０２３９】（３）予備バッファメモリＭａのアドレス
が空になった場合 その後、出線Ｏ０を宛先とするセルが減少して、予備バ
ッファメモリＭａのアドレスが空になると、空アドレス
信号ＥｍｐａがＨレベルに立上がる。それに応答して、
割当て制御信号Ｕｓｅ０がＬレベルに立下がる。

【０２４０】さらに、それに応答して、ライト制御信号
Ｗ０がＨレベルに立上がるとともに、ライト制御信号Ｗ
ａ０、リード制御信号Ｒａ０およびリードイネーブル信
号ＲＥａのそれぞれがＬレベルに立下がる。これによ
り、アドレスフィルタＦ０からのセルの取込みが再開さ
れ、可変アドレスフィルタＦａからのセルの取込みが停
止される。

【０２４１】さらに、予備バッファメモリＭａからのセ
ルの読出が停止され、セレクタＳＬ０がアドレスフィル
タＦ０からのデータライト信号ＤＷ０１およびライトイ
ネーブル信号ＷＥ０１に応答してデータライト信号ＤＷ
０およびライトイネーブル信号ＷＥ０をバッファメモリ
Ｍ０に与える。すなわち、アドレスフィルタＦ０から取
込まれたセルがセレクタＳＬ０を介してバッファメモリ
Ｍ０に書込まれる通常動作に復帰する。

【０２４２】このように、図１０に示される単位スイッ
チにおいては、１つのバッファメモリのアドレスが満杯
になった場合に、そのバッファメモリの前段に予備バッ
ファメモリが接続される態様になる。したがって、特定
の出線に対応するメモリの記憶容量が増大し、セルの廃
棄率が低減される。

【０２４３】また、この単位スイッチは、セルの廃棄率
を低減させるために予備バッファメモリＭａ，Ｍｂを設
けたので、第１および第２実施例のものと同様にハード
ウェアの大規模化を抑制できる。

【０２４４】さらに、予備バッファメモリに書込まれた
セルは、順次読出されてバッファメモリに送られるた
め、第１および第２の実施例の単位スイッチと比べて、
予備バッファメモリが早く待機状態に復帰し得る。した
がって、順次発生するようなバッファメモリのアドレス
の満杯状態に対して、迅速に対応できる。 第４実施例 次に、第４実施例について説明する。図１３は、第４実
施例による単位スイッチの構成を示すブロック図であ
る。図１３を参照して、この単位スイッチは、マルチプ
レクサ１、可変アドレスフィルタＦＡ〜ＦＨ、バッファ
メモリＭＡ〜ＭＨ、セレクタＳおよび制御回路Ｃ４を含
む。

【０２４５】可変アドレスフィルタＦＡ〜ＦＨのそれぞ
れは、バッファメモリＭＡ〜ＭＨのそれぞれに対応して
設けられる。バッファメモリＭＡ〜ＭＨは、第１〜第３
の実施例に示されるバッファメモリよりも容量が小さい
メモリである。可変アドレスフィルタＦＡ〜ＦＨのそれ
ぞれは、出線Ｏ０〜Ｏ３のうちの１つの出線を宛先とす
る宛先情報を有するセルを選択的に取込むことが可能と
なっている。アドレスフィルタＦＡ〜ＦＨのそれぞれに
おいては、取込対象のセルが、制御回路Ｃ４からのアド
レス制御信号Ａａ〜Ａｈに応答して変更される。

【０２４６】可変アドレスフィルタＦＡ〜ＦＨは、対応
するバッファメモリＭＡ〜ＭＨにデータライト信号ＤＷ
ａ〜ＤＷｈおよびライトイネーブル信号ＷＥａ〜ＷＥｈ
をそれぞれ与える。

【０２４７】バッファメモリＭＡ〜ＭＨは、その他に、
リードイネーブル信号ＲＥａ〜ＲＥｈを受ける。バッフ
ァメモリＭＡ〜ＭＨは、ライトイネーブル信号ＷＥａ〜
ＷＥｈに応答して、データライト信号ＤＷａ〜ＤＷｈに
示されるセルを書込む。そして、バッファメモリＭＡ〜
ＭＨは、リードイネーブル信号ＲＥａ〜ＲＥｈに応答し
てデータリード信号ＤＲａ〜ＤＲｈをセレクタＳに与え
る。さらに、バッファメモリＭＡ〜ＭＨは、満杯信号Ｆ
Ｌａ〜ＦＬｈおよび空信号Ｅｍｐａ〜Ｅｍｐｈを与え
る。

【０２４８】セレクタＳは、制御回路Ｃ４からの選択制
御信号Ｂ０〜Ｂ３を受け、それらの信号に応答して、与
えられるデータリード信号ＤＲａ〜ＤＲｈのうちの４つ
の信号を選択し、選択した信号をそれぞれ出線Ｏ０〜Ｏ
３に与える。

【０２４９】制御回路Ｃ４は、前述の入力信号に応答し
て、アドレス制御信号Ａａ〜Ａｈ、リードイネーブル信
号ＲＥａ〜ＲＥｈおよび選択制御信号Ｂ０〜Ｂ３をそれ
ぞれ出力する。

【０２５０】次に、図１３に示される単位スイッチをさ
らに詳細に説明する。まず、制御回路Ｃ４を詳細に説明
する。図１４は、制御回路Ｃ４の構成を示すブロック図
である。

【０２５１】図１４を参照して、この制御回路Ｃ４は、
割当制御部６１、書込制御部６２および読出制御部６３
を含む。割当制御部６１は、満杯信号ＦＬａ〜ＦＬｈお
よび空信号Ｅｍｐａ〜Ｅｍｐｈのそれぞれを受ける。割
当制御部６１は、それらの入力信号に応答して、割当制
御信号ＵＡａ〜ＵＡｈおよび割当制御信号ＮＢａ〜ＮＢ
ｈを出力する。

【０２５２】割当制御信号ＵＡａ〜ＵＡｈは、バッファ
メモリＭＡ〜ＭＨにそれぞれ対応するものであり、各バ
ッファメモリが現在対応している出線番号を示すデータ
信号である。割当制御信号ＮＢａ〜ＮＢｈのそれぞれ
は、最初に出線に対応したバッファメモリのアドレスが
満杯になった場合に、次にその出線に対応するバッファ
メモリを示すデータ信号である。

【０２５３】書込制御部６２は、満杯信号ＦＬａ〜ＦＬ
ｈ、割当制御信号ＵＡａ〜ＵＡｈおよび割当制御信号Ｎ
Ｂａ〜ＮＢｈを受ける。書込制御部６２は、それらの入
力信号に応答して、アドレス制御信号Ａａ〜Ａｈを出力
する。読出制御部６３は、空信号Ｅｍｐａ〜Ｅｍｐｈ、
割当制御信号ＵＡａ〜ＵＡｈおよび割当制御信号ＮＢａ
〜ＮＢｈを受ける。読出制御部６３は、それらの入力信
号に応答して、リードイネーブル信号ＲＥａ〜ＲＥｈお
よび選択制御信号Ｂ０〜Ｂ３を出力する。

【０２５４】次に、可変アドレスフィルタＦＡ〜ＦＨに
ついて詳細に説明する。可変アドレスフィルタＦＡ〜Ｆ
Ｈの各々は、同様の構成を有する。このため、可変アド
レスフィルタＦＡをその代表例として説明する。

【０２５５】図１５は、可変アドレスフィルタＦＡの構
成を示すブロック図である。図１５を参照して、この可
変アドレスフィルタＦＡは、アドレス抽出回路７１、ラ
ッチ回路７２、アドレスレジスタ７３、一致検出回路７
４およびスイッチ７０１を含む。アドレス抽出回路７
１、ラッチ回路７２、一致検出回路７４およびスイッチ
７０１は、図５に示される可変アドレスフィルタのアド
レス抽出回路３１、ラッチ回路３２、一致検出回路３４
およびスイッチ３０１のそれぞれに対応するものであ
る。

【０２５６】アドレスレジスタ７３は、アドレス制御信
号Ａａ、クロック信号ＣＬＫおよびトリガ信号ＴＲＧを
受ける。アドレスレジスタ７３は、クロック信号ＣＬＫ
およびトリガ信号ＴＲＧに応答して動作し、アドレス制
御信号Ａａが示すアドレスを記憶するとともにそのアド
レスを一致検出回路７４に与える。

【０２５７】一致検出回路７４の出力信号は、ライトイ
ネーブル信号ＷＥａとして出力されるとともに、スイッ
チ７０１に制御信号として与えられる。スイッチ７０１
は、ライトイネーブル信号ＷＥａがハイレベルになった
場合にオンし、その場合に、ラッチ回路７２からの出力
信号をデータライト信号ＤＷａとして出力する。

【０２５８】このような可変アドレスフィルタＦＡにお
いては、アドレスレジスタ７３に記憶されるアドレス
が、アドレス制御信号Ａａによって変更されるため、出
線Ｏ０〜Ｏ３のすべてに対応してセルを取込むことが可
能である。

【０２５９】次に、セレクタＳについて詳細に説明す
る。図１６は、セレクタＳの構成を示すブロック図であ
る。

【０２６０】図１６を参照して、このセレクタＳは、出
力選択回路８０〜８３および空セルレジスタ８４を含
む。出力選択回路８０〜８３の各々は、クロック信号Ｃ
ＬＫ、トリガ信号ＴＲＧ、データリード信号ＤＲａ〜Ｄ
Ｒｈおよび空セルレジスタの出力信号を受ける。さら
に、出力選択回路８０〜８３は、選択制御信号Ｂ０〜Ｂ
３をそれぞれ受ける。出力選択回路８０〜８３の出力信
号は、出線Ｏ０〜Ｏ３にそれぞれ出力される。

【０２６１】出力選択回路８０〜８３の各々は、同様に
構成される。このため、出力選択回路８０を代表例とし
て説明する。

【０２６２】出力選択回路８０は、スイッチ８０１〜８
０９とこれらに制御信号を与えるラッチ回路８１０とを
含む。データリード信号ＤＲａ〜ＤＲｈは、スイッチ８
０１〜８０８をそれぞれ介して出線Ｏ０に出力される。
空セルレジスタ８４から出力される空セル情報は、スイ
ッチ８０９を介して出線Ｏ０に出力される。

【０２６３】ラッチ回路８１０は、選択制御信号Ｂ０、
クロック信号ＣＬＫおよびトリガ信号ＴＲＧを受ける。
ラッチ回路８１０は、クロック信号ＣＬＫに基づいて動
作し、トリガ信号ＴＲＧで規定されるタイミングにて選
択制御信号Ｂ０に応答する制御信号をＨレベルにする。
この場合、選択制御信号Ｂ０が示すバッファメモリから
のデータリード信号を出力するためのスイッチがオン状
態になる。

【０２６４】これにより、出力選択回路８０から出線Ｏ
０には、データリード信号ＤＲａ〜ＤＲｈが示すセルの
いずれかまたは、空セルレジスタからの空セル情報が出
力されることになる。同様に、出力選択回路８１〜８３
から出線Ｏ１〜Ｏ３のそれぞれには、データリード信号
ＤＲａ〜ＤＲｈが示すセルのいずれかまたは空セルレジ
スタ８４からの空セル情報が出力されることになる。

【０２６５】次に、制御回路Ｃ４における入力信号と出
力信号との関係を説明することにより、図１３から図１
６に示される単位スイッチの全体的な動作を説明する。

【０２６６】図１７は、制御回路Ｃ４の動作を示すタイ
ミングチャートである。 （１）通常動作の場合 図１７を参照して、通常動作の場合は、バッファメモリ
ＭＡ〜ＭＤが出線Ｏ０〜Ｏ３にそれぞれ対応する。この
場合は、満杯信号ＦＬａ〜ＦＬｈ、空信号Ｅｍｐａ〜Ｅ
ｍｐｄおよびリードイネーブル信号ＲＥｅ〜ＲＥｈのそ
れぞれがＬレベルであり、空信号Ｅｍｐｅ〜Ｅｍｐｈお
よびリードイネーブル信号ＲＥａ〜ＲＥｄがＨレベルで
ある。また、割当制御信号ＵＡａ〜ＵＡｄが出線Ｏ０〜
Ｏ３をそれぞれ示すデータＤＯ０〜ＤＯ３となってい
る。

【０２６７】また、アドレス制御信号Ａａ〜Ａｄも出線
Ｏ０〜Ｏ３をそれぞれ示すデータＤＯ０〜ＤＯ３となっ
ている。さらに、選択制御信号Ｂ０〜Ｂ３は、バッファ
メモリＭＡ〜ＭＤをそれぞれ示すデータＤＭＡナミＤＭ
Ｄとなっている。

【０２６８】これにより、アドレスフィルタＦＡ〜ＦＤ
が出線Ｏ０〜Ｏ３にそれぞれ対応するセルを取込む。そ
して、バッファメモリＭＡ〜ＭＤのそれぞれは、セルの
書込および読出を行なう。そして、セレクタＳは、バッ
ファメモリＭＡ〜ＭＤから読出されたセルを出線Ｏ０〜
Ｏ３にそれぞれ出力する。

【０２６９】（２）バッファメモリＭＡのアドレスが満
杯になった場合 前述のような通常状態からバッファメモリＭＡのアドレ
スが満杯になると、満杯信号ＦＬａがＨレベルに立上が
る。それに応答して、割当制御信号ＵＡｅが出線Ｏ０を
示すデータＤＯ０になり、割当制御信号ＮＢａがバッフ
ァメモリＭＥを示すデータＤＭＥになる。それととも
に、アドレス制御信号Ａａのデータが出線Ｏ０を示すも
のではなくなり、その代わりに、アドレス制御信号Ａｅ
のデータが出線Ｏ０を示すものになる。

【０２７０】これにより、可変アドレスフィルタＦＡか
らのセルの取込みが停止され、可変アドレスフィルタＦ
Ｅからの出線Ｏ０を宛先とするセルの取込みが介しされ
る。そのため、バッファメモリＭＥに出線Ｏ０を宛先と
するセルが書込始められる。

【０２７１】この状態においては、バッファメモリＭＡ
からのセルの読出は継続され、セレクタＳは、バッファ
メモリＭＡから読出されたセルを出線Ｏ０に出力する。
一方、バッファメモリＭＥからのセルの読出はまだ開始
されない。

【０２７２】その後、バッファメモリＭＡにおいては、
セルの読出のみが行なわれるので、満杯信号ＦＬａがＬ
レベルに立下がる。また、バッファメモリＭＥにおいて
は、セルの書込が行なわれるので、空信号ＥｍｐｅがＬ
レベルに立下がる。

【０２７３】（３）バッファメモリＭＡのアドレスが空
になった場合 前述のような状態でバッファメモリＭＡからセルの読出
が継続されると、バッファメモリＭＡにおいては、アド
レスが空になり、空信号ＥｍｐａがＨレベルに立上が
る。

【０２７４】それに応答して、割当制御信号ＵＡａのデ
ータが出線Ｏ０を示すものではなくなり、割当制御信号
ＮＢａのデータはバッファメモリＭＥを示すものではな
くなる。それに応答して、リードイネーブル信号ＲＥａ
がＬレベルに立下がるとともにリードイネーブル信号Ｒ
ＥｅがＨレベルに立上がる。

【０２７５】また、選択制御信号Ｂ０のデータは、バッ
ファメモリＭＡを示すものからバッファメモリＭＥを示
すものに変わる。これにより、バッファメモリＭＡから
のセルの読出が停止され、バッファメモリＭＡは待機状
態となる。それとともに、バッファメモリＭＥからのセ
ルの読出が開始され、セレクタＳは、バッファメモリＭ
Ｅから読出されたセルを出線Ｏ０に出力する。

【０２７６】すなわち、可変アドレスフィルタＦＥおよ
びバッファメモリＭＥが、可変アドレスフィルタＦＡお
よびバッファメモリＭＡに代わって出線Ｏ０を宛先とす
るセルを処理することになる。

【０２７７】以上のように、図１３に示される単位スイ
ッチにおいては、アドレスが満杯になったバッファメモ
リは、その後アドレスが空になった時点で待機状態とな
り予備のバッファメモリとなる。このため、予備となっ
たバッファメモリが、アドレスが満杯になった他のバッ
ファメモリに迅速に対応することが可能となる。

【０２７８】さらに、図１０に示される単位スイッチよ
うに、バッファメモリ間でのセルの転送をする必要がな
いので、書込および読出の回数が少なくて済むため、図
１０の単位スイッチよりも消費電力を低減することがで
きる。

【０２７９】さらに、バッファメモリは、その容量を小
さくして数を多くするほどハードウェアの使用効率が高
くなる。その場合、各バッファメモリの容量は、第１〜
第３の実施例のバッファメモリよりも小さいため、ハー
ドウェアの大規模化は生じない。 第５実施例 次に、第５実施例について説明する。この第５実施例以
下の実施例においては、共通バッファ型のＡＴＭスイッ
チの単位スイッチについて説明する。

【０２８０】図１８は、第５実施例による単位スイッチ
の概略構成を示すブロック図である。図１８の単位スイ
ッチが図３８のものと異なるのは、次の点である。書込
データバスＷＢと読出データバスＲＢとの間に予備アド
レスキューＡＱＥが付加されている。また、それに従っ
て、制御回路Ｃ５におけるアドレスキューの制御方式も
図３８のものと異なる。さらに、図１８のアドレスキュ
ーＡＱ０〜ＡＱ３の各々の容量は、図３８のものの１／
２の容量である。

【０２８１】この単位スイッチにおいては、予備アドレ
スキューＡＱＥが、アドレスキューＡＱ０〜ＡＱ３のう
ちのいずれかのアドレスが満杯になった場合に、その満
杯になったアドレスキューの代わりに書込アドレスＷＡ
を記憶する。

【０２８２】図１９は、アドレスキューＡＱ０〜ＡＱ３
および予備アドレスキューＡＱＥの詳細な接続態様を示
す模式図である。

【０２８３】図１９を参照して、アドレスキューＡＱ０
〜ＡＱ３は、それぞれ制御回路Ｃ５からイネーブル信号
Ｅ０〜Ｅ３を受けるとともに、制御回路Ｃ５から共通の
リードライト制御信号Ｒ／Ｗを受ける。さらに、アドレ
スキューＡＱ０〜ＡＱ３のそれぞれは、書込データバス
ＷＢから書込アドレス情報ＷＡを入力データＤＩとして
受ける。

【０２８４】また、アドレスキューＡＱ０〜ＡＱ３は、
それぞれ満杯信号ＦＬ０〜ＦＬ３を制御回路Ｃ５に与え
る。ここで、満杯信号ＦＬ０〜ＦＬ３は、アドレスキュ
ーのアドレスが満杯になったか否かを示す信号である。
さらに、アドレスキューＡＱ０〜ＡＱ３のそれぞれは、
読出たデータＤＯを読出データバスＲＢに与える。

【０２８５】予備アドレスキューＡＱＥは、制御回路Ｃ
５からイネーブル信号ＥＥおよびリードライト制御信号
Ｒ／Ｗを受けるとともに、書込データバスＷＢからの書
込アドレス情報ＷＡを入力データＤＩとして受ける。予
備アドレスキューＡＱＥは、空信号ＥＭＰを制御回路Ｃ
５に与えるとともに、読出したデータＤＯを読出データ
バスＲＢに与える。ここで、空信号ＥＭＰは、予備アド
レスキューＡＱＥのアドレスが満杯になっか否かを示す
信号である。

【０２８６】セレクタ９は、読出データバスＲＢからの
データＤＯを受け、そのデータを、制御回路Ｃ５から与
えられる制御信号Ｓ９に応答して、制御回路Ｃ５および
レジスタＲＧに選択的に与える。具体的には、アドレス
キューＡＱ０〜ＡＱ３からデータＤＯが出力される状態
では、制御回路Ｃ５への出力を選択し、予備アドレスキ
ューＡＱＥからデータＤＯが出力される状態では、レジ
スタＲＧへの出力を選択する。

【０２８７】レジスタＲＧは、セレクタ９から与えられ
たデータを順次記憶し、記憶したデータをセレクタ１０
に順次与える。

【０２８８】セレクタ１０は、レジスタＲＧからのデー
タの他に制御回路Ｃ５からの書込アドレス情報ＷＡを受
け、制御回路Ｃ５からの制御信号Ｓ１０に応答して、入
力される２つのデータのうちの一方を選択し、そのデー
タを書込データバスＷＢに与える。これにより、予備ア
ドレスキューＡＱＥから読出されたデータは、読出デー
タバスＲＢ、セレクタ９、レジスタＲＧおよびセレクタ
１０を介して書込データバスＷＢに与えられることにな
る。

【０２８９】次に、図１８および図１９に示される単位
スイッチの動作について説明する。まず、その説明に先
立って、図１９に示されるアドレスキューＡＱ０〜ＡＱ
３および予備アドレスキューＡＱＥのそれぞれにおける
イネーブル信号およびリードライト制御信号の状態と、
動作モードとの関係について説明する。図２０は、イネ
ーブル信号およびリードライト制御信号の状態と動作モ
ードとの関係を表で示す図である。

【０２９０】図２０を参照して、イネーブル信号Ｅ０〜
ＥＥが“１”である場合にその対応するアドレスキュー
が動作状態となる。また、リードライト制御信号は、
“１”である場合に書込状態を選択し、“０”である場
合に読出状態を選択する。

【０２９１】したがって、アドレスキューＡＱ０〜ＡＱ
３および予備アドレスキューＡＱＥの各々は、対応する
イネーブル信号が“１”であり、かつリードライト制御
信号が“１”の場合に書込動作モードとなり、一方、対
応するイネーブル信号が“１”であり、かつリードライ
ト制御信号Ｒ／Ｗが“０”の場合に読出動作モードとな
る。

【０２９２】次に、図１８および図１９を参照して、こ
の単位スイッチの動作を説明する。この単位スイッチに
おいて、動作の開始からアドレスキューＡＱ０〜ＡＱ３
のうちのいずれかのアドレスが満杯になるまでの通常動
作は図３８に示される従来のものと同じである。そのた
め、説明は省略する。

【０２９３】このような通常動作を行なっている場合
に、たとえば出線Ｏ０に対応するアドレスキューＡＱ０
のアドレスが満杯になった場合を仮定して説明する。こ
の場合、満杯信号Ｆ０が所定のレベルになる。そして、
その満杯信号Ｆ０の変化に応答して、予備アドレスキュ
ーＡＱ０が出線Ｏ０に対応するアドレスキューとして割
当てられる。その制御は、イネーブル信号ＥＥおよびリ
ードライト制御信号Ｒ／Ｗに基づいて実行される。

【０２９４】これにより、出線Ｏ０に対応する書込アド
レス情報ＷＡは、予備アドレスキューＡＱＥに書込まれ
る。一方、出線Ｏ０に対応する読出アドレス情報ＲＡ
は、アドレスキューＡＱ０から読出される。

【０２９５】このような状態で、アドレスキューＡＱ０
から読出アドレス情報ＲＡが１個読出されると、予備ア
ドレスキューＡＱＥからアドレス情報が１個読出され、
読出データバスＲＢ、セレクタ９、レジスタＲＧ、セレ
クタ１０および書込データバスＷＢを介してアドレスキ
ューＡＱ０に書込まれる。このようなアドレス情報の転
送は、予備アドレスキューＡＱＥのアドレスが空になる
まで繰返し行なわれる。

【０２９６】そして、そのような動作が継続されて予備
アドレスキューＡＱＥのアドレスが空になると、空信号
ＥＭＰが所定のレベルに変化する。それに応答して、予
備アドレスキューＡＱＥの出線Ｏ０への割当が解除され
る。その結果、再び通常動作に復帰する。

【０２９７】このような予備アドレスキューＡＱＥの出
線への割当は、アドレスキューＡＱ０〜ＡＱ３のすべて
に対応して実行される。

【０２９８】次に、制御回路Ｃ５で実行される予備アド
レスキューＡＱＥの制御を予備アドレスキューＡＱＥの
割当制御と予備アドレスキューＡＱＥの割当解除制御と
に分けて説明する。

【０２９９】まず、予備アドレスキューＡＱＥの割当制
御について説明する。図２１は、予備アドレスキューＡ
ＱＥの割当制御を示すフローチャートである。

【０３００】図２１を参照して、まず、ステップＳ１
で、空アドレスキュー４から書込アドレス情報ＷＡを出
力させる。そして、ステップＳ２で、制御回路Ｃ５から
共通バッファメモリＭに書込アドレス情報ＷＡを送出す
る。それとともに、ステップＳ３で、書込アドレス情報
ＷＡに対応する出線に予備アドレスキューＡＱＥが割当
てられているか否かを判別する。

【０３０１】ステップＳ３において予備アドレスキュー
が割当てられていないと判別された場合は、ステップＳ
４で、その書込アドレス情報ＷＡを対応するアドレスキ
ューに入力させる。一方、ステップＳ３において、予備
アドレスキューＡＱＥが割当てられていると判別された
場合は、ステップ５でその書込アドレス情報ＷＡを予備
アドレスキューＡＱＥに入力させる。

【０３０２】また、ステップＳ４の後に、ステップＳ６
で、アドレスキューＡＱ０〜ＡＱ３のそれぞれのアドレ
スが満杯であるか否かを判別する。ステップＳ６で、ア
ドレスが満杯になったアドレスキューが判別された場合
には、ステップＳ７で、満杯になったアドレスキューが
対応する出線に予備アドレスキューＡＱＥを割当てる。
一方、ステップＳ６で、満杯になったアドレスキューが
ない場合には、ステップＳ１に戻る。また、ステップＳ
５およびＳ７の終了後も同様にステップＳ１に戻る。

【０３０３】次に、予備アドレスキューＡＱＥの割当解
除制御について説明する。図２２は、予備アドレスキュ
ーＡＱＥの割当解除制御を示すフローチャートである。

【０３０４】図２２を参照して、まず、ステップＳ１１
で、特定のアドレスキューから読出アドレス情報ＲＡを
出力させる。そして、ステップＳ１２において空アドレ
スキュー４に読出アドレス情報ＲＡを入力させるととも
に、ステップＳ１３において共通バッファメモリＭに読
出アドレス情報ＲＡを送出する。それとともに、ステッ
プＳ１４で、その特定のアドレスキューが対応する出線
に予備アドレスキューＡＱＥが割当てられているか否か
を判別する。

【０３０５】ステップＳ１４において、予備アドレスキ
ューＡＱＥが割当てられていると判別された場合は、ス
テップＳ１１に戻る。一方、ステップＳ１４において、
予備アドレスキューＡＱＥが割当てられていないと判別
された場合は、ステップＳ１５で、予備アドレスキュー
ＡＱＥからアドレス情報を出力させる。

【０３０６】そして、ステップＳ１６で、予備アドレス
キューＡＱＥから出力されたアドレス情報を前記特定の
アドレスキューに入力させる。それとともに、ステップ
Ｓ１７で、予備アドレスキューＡＱＥがアドレスが空に
なっているか否かを判別する。

【０３０７】予備アドレスキューＡＱＥとアドレスが空
でない場合には、ステップＳ１１に戻る。一方、ステッ
プＳ１７で、予備アドレスキューＡＱＥのアドレスが空
であると判別された場合は、ステップＳ１８で、その予
備アドレスキューＡＱＥを割当から解除する。

【０３０８】次に、図１９に示されるアドレスキューＡ
Ｑ０〜ＡＱ３および予備アドレスキューＡＱＥにおける
予備タイミングおよび書込タイミングについて説明す
る。ここでは、単位スイッチにおいて、入線Ｉ０〜Ｉ３
のそれぞれに到着したセルの書込および出線Ｏ０〜Ｏ３
へのセルの読出に関する１周期である１ＡＴＭ周期にお
ける動作タイミングを説明する。

【０３０９】図２３は、アドレスキューＡＱ０〜ＡＱ３
および予備アドレスキューＡＱＥの動作タイミングを示
すタイミング図である。図２３を参照して、１ＡＴＭ周
期において、まず、入線Ｉ０〜Ｉ３に到着したセルの書
込アドレス情報ＷＡを宛先の出線に対応するアドレスキ
ューＡＱ０〜ＡＱ３または予備アドレスキューＡＱＥに
書込む動作Ｗ０〜Ｗ３が実行される。そして、出線Ｏ０
〜Ｏ３のそれぞれに出力させる読出アドレス情報ＲＡを
アドレスキューＡＱ０〜ＡＱから読出す動作Ｒ０〜Ｒ３
が実行される。

【０３１０】そして、レジスタＲＧにアドレス情報を書
込むために予備アドレスキューＡＱＥからアドレス情報
を読出す読出動作ＲＥと、レジスタＲＧからアドレス情
報を読出して、それを対応するアドレスキューに書込む
動作ＷＥとが順次実行される。

【０３１１】図１９に示される接続態様においては、ア
ドレスキューＡＱ０〜ＡＱ３および予備アドレスキュー
ＡＱＥの入力側および出力側のデータ線がバスの形態で
あるため、前述のように１ＡＴＭセル周期が１０分割さ
れて各動作が順次行なわれるのである。

【０３１２】このような１ＡＴＭセル周期において、セ
レクタ１０は、動作Ｗ０〜Ｗ３の期間は、制御回路Ｃ５
からの書込アドレス情報ＷＡを選択して書込データバス
ＷＢに与え、動作ＷＥの期間はレジスタＲＧからのアド
レス情報を選択して書込データバスＷＢに与える。ま
た、セレクタ９は、動作Ｒ０〜Ｒ３の期間は読出データ
バスＲＢからのアドレス情報を読出アドレス情報ＲＡと
して制御回路Ｃ５に与え、動作ＲＥの期間は読出データ
バスＲＢからのアドレス情報をレジスタＲＧに与える。

【０３１３】なお、この第１実施例では、予備アドレス
キューＡＱＥを１個設けた例について説明したが、これ
に限らず、予備アドレスキューＡＱＥは複数個設けても
よい。

【０３１４】次に、第１実施例による単位スイッチにお
ける共通バッファメモリＭ、空アドレスキュー４および
アドレスキューＡＱ０〜ＡＱ３＋予備アドレスキューＡ
ＱＥのそれぞれのメモリ容量について説明する。図２４
は、第１実施例による単位スイッチのメモリ容量を表に
て示す図である。

【０３１５】図２４を参照して、共通バッファメモリ、
空アドレスキュー、出線アドレスキュー＋予備アドレス
キューの３種類のメモリ容量が表に示される。また、出
線アドレスキュー＋予備アドレスキューについては、従
来の単位スイッチに用いられるアドレスキューの容量に
対するアドレスキューの縮小比が１の場合、１／２の場
合および１／Ｌの３つの場合について示される。ここ
で、縮小比が１の場合は従来例に相当し、縮小比が１／
２の場合はこの実施例のものに相当する。

【０３１６】共通バッファメモリおよび空アドレスキュ
ーのそれぞれにおけるメモリ容量は、ビット幅×ワード
長にて示される。また、アドレスキュー＋予備アドレス
キューのメモリ容量は、アドレスキュー＋予備アドレス
キューの個数、ビット幅およびワード長の掛け算の結果
にて示される。

【０３１７】共通バッファメモリのメモリ容量を５１２
セルを書込むことが可能な容量とすると、空アドレスキ
ューの容量は５１２アドレス分必要である。このため、
従来の単位スイッチにおけるアドレスキューの容量は５
１２アドレス分必要であった。これに対して、この第１
実施例では、アドレスキューの容量を１／２に縮小し、
予備アドレスキューを１個設けている。その理由は、共
通バッファメモリのアドレスソースは固定されており、
ある出線に対応するアドレスが共通バッファメモリのア
ドレスの１／２以上を占めているときは、他の出線に対
応するアドレスが１／２以下になるからである。

【０３１８】この図２４を参照して明らかなように、こ
の第１実施例による出線アドレスキューと予備アドレス
キューの総容量は、１１．５Ｋｂｉｔであり、従来のも
のの１８．４Ｋｂｉｔから大幅に削減できる。また、こ
のメモリ容量の削減の効果は、スイッチサイズ（入力数
×出力数）が大きいほど大きい。

【０３１９】次に、図１８および図１９に示される単位
スイッチで同報セルを扱う場合について説明する。ここ
で、同報セルとは、複数の宛先を有するセルである。こ
のような場合、入力されたセルのアドレス情報は、宛先
の出線数分コピーされて複数のアドレスキューに書込ま
れる。このため、出線アドレスキューＡＱ０〜ＡＱ３お
よび予備アドレスキューＡＱＥに書込まれているアドレ
ス情報の総数が共通バッファメモリが有するアドレス数
よりも多くなる場合が起こり得る。

【０３２０】このため、同報セルを扱う場合には、同報
セルが発生する確率を考慮して、アドレスキューの容量
をＭ／Ｌよりも大きくする。また、予備アドレスキュー
をＬ個設けてもよい。ここで、１／Ｌは、前記縮小比で
あり、Ｍはセルの個数である。

【０３２１】次に、このように予備アドレスキューの容
量および個数を増やす理由について説明する。同報セル
が発生する確率をｐとすると、共通バッファメモリＭに
書込可能なＭ個のセルのうちｐ・Ｍ個のセルが同報セル
となる。ここで、説明を簡単にするためにすべての同報
セルの宛先出線数がＮ、すなわち同報セルはすべての出
線に出力されると仮定する。

【０３２２】共通バッファメモリＭのアドレスが満杯に
なった場合を考えると、アドレスキューに格納されてい
るアドレス数は、同報セル以外のセルのアドレス数が
（１−ｐ）Ｍ個となり、同報セルのアドレス数がｐ・Ｍ
・Ｎ個となり、その結果、合計Ｍ＋ｐ・Ｍ（Ｎ−１）個
になる。つまり、同報セルが確率ｐで発生する場合には
アドレス数が１００ｐ（Ｎ−１）％増加することにな
る。したがって、各アドレスキューの容量を１００ｐ
（Ｎ−１）％大きくすればよい。または、アドレス数の
増加を補う分だけ予備アドレスキューの個数を増やせば
よい。 第６実施例 次に、第６実施例について説明する。この第６実施例に
おいては、アドレスキューＡＱ０〜ＡＱ３および予備ア
ドレスキューＡＱＥの接続態様のその他の例について説
明する。

【０３２３】図２５は、第６実施例による単位スイッチ
のアドレスキューおよび予備アドレスキューの接続態様
を示すブロック図である。

【０３２４】図２５の接続態様が図１９のものと異なる
のは次の点である。読出データバスＲＢの出力側および
書込データバスＷＢの入力側にセレクタが設けられてお
らず、書込データバスＷＢとアドレスキューＡＱ０〜Ａ
Ｑ３との間のそれぞれにセレクタ１１〜１４が設けられ
ている。また、予備アドレスキューＡＱＥが読出データ
バスＲＢに接続されておらず、レジスタＲＧに直接的に
接続されている。以上が主な相違点である。

【０３２５】具体的には、図２５は、次のような接続態
様となっている。予備アドレスキューＡＱＥから出力さ
れるデータＤＯは、レジスタＲＧを介してセレクタ１１
〜１４のそれぞれに与えられる。セレクタ１１〜１４の
それぞれは、この他に書込データバスＷＢから書込アド
レス情報ＷＡを受けるとともに制御回路Ｃ５から制御信
号Ｓ１１〜Ｓ１４をそれぞれ受ける。

【０３２６】セレクタ１１〜１４の各々は、与えられた
制御信号に応答して対応するアドレスキューにデータＤ
Ｉとして書込データバスＷＢからの書込アドレス情報Ｗ
Ａおよびレジスタ１０からのアドレス情報を選択的に与
える。

【０３２７】セレクタ１１〜１４の各々は、対応するア
ドレスキューが満杯状態である場合には、レジスタＲＧ
からのアドレス情報を選択して出力し、対応するアドレ
スキューが満杯状態でない場合には書込データバスＷＢ
からの書込アドレス情報ＷＡを選択して出力する。

【０３２８】このように、予備アドレスキューＡＱＥか
ら、満杯になったアドレスキューに与えられるアドレス
情報は、読出データバスＲＢおよび書込データバスＷＢ
を介さない。

【０３２９】次に、図２５に示される接続態様のアドレ
スキューＡＱ０〜ＡＱ３および予備アドレスキューＡＱ
Ｅを有する単位スイッチの動作サイクルについて説明す
る。図２６は、第６実施例による単位スイッチの動作タ
イミングを示すタイミング図である。

【０３３０】図２６の動作サイクルが図２３のものと異
なるのは、レジスタＲＧからアドレス情報を読出してそ
れを対応するアドレスキューに書込む動作ＷＥが、動作
Ｗ０と同時に実行されることおよび予備アドレスキュー
ＡＱＥからアドレス情報を読出してレジスタＲＧに書込
む動作ＲＥが動作Ｒ３と同時に実行されることである。
したがって、アドレスキューＡＱ０〜ＡＱ３へのアクセ
スサイクルを短縮することなく予備アドレスキューＡＱ
Ｅから満杯になったアドレスキューへのアドレス情報の
転送を実行することが可能である。 第７実施例 次に、第７実施例について説明する。この第７実施例に
おいても図１９に示されるアドレスキューおよび予備ア
ドレスキューの接続態様のその他の例について説明す
る。

【０３３１】図２７は、第７実施例によるアドレスキュ
ーおよび予備アドレスキューの接続態様を示すブロック
図である。

【０３３２】図２７を参照して、図２７のアドレスキュ
ーＡＱ０〜ＡＱ３および予備アドレスキューＡＱＥの接
続態様が図１９のものと異なるのは、次の点である。ア
ドレスキューＡＱ０〜ＡＱ３および予備アドレスキュー
ＡＱＥのそれぞれの出力側に読出データバスおよびセレ
クタが設けられていないことである。そして、アドレス
キューＡＱ０〜ＡＱ３のそれぞれから出力されるデータ
は、読出アドレス情報ＲＡ０〜ＲＡ３としてそのまま制
御回路Ｃ５に与えられる。一方、予備アドレスキューＡ
ＱＥから出力されるアドレス情報は、そのままレジスタ
ＲＧに与えられる。

【０３３３】この図２７に示される接続態様のアドレス
キューＡＱ０〜ＡＱ３および予備アドレスキューＡＱＥ
を有する単位スイッチにおいては、読出データバスが設
けられていないため、アドレスキューＡＱ０〜ＡＱ３の
それぞれから一斉に読出アドレス情報を制御回路Ｃ５に
与えることができ、さらに、セレクタを設ける必要もな
い。

【０３３４】次に、図２７に示される制御態様のアドレ
スキューＡＱ０〜ＡＱ３および予備アドレスキューＡＱ
Ｅを有する単位スイッチの動作サイクルについて説明す
る。図２８は、第７実施例による単位スイッチの動作タ
イミングを示すタイミング図である。

【０３３５】図２８の動作サイクルが図２３のものと異
なるのは、図２３に示される読出動作Ｒ０〜Ｒ３および
レジスタＲＧに与えられるアドレス情報の読出動作ＲＥ
が１回の読出動作Ｒで実行されることである。したがっ
て、１ＡＴＭセル周期中の動作数を少なくすることが可
能である。 第８実施例 次に、第８実施例について説明する。第８実施例におい
ても、第６および第７実施例と同様にアドレスキューＡ
Ｑ０〜ＡＱ３および予備アドレスキューＡＱＥの接続態
様のその他の例について説明する。

【０３３６】図２９は、第８実施例によるアドレスキュ
ーおよび予備アドレスキューの接続態様を示すブロック
図である。

【０３３７】図２９の接続態様が図２５のものと異なる
のは、アドレスキューＡＱ０〜ＡＱ３および予備アドレ
スキューＡＱＥの出力側にデータバスが設けられていな
いことである。そして、アドレスキューＡＱ０〜ＡＱ３
から出力されるデータは、読出アドレス情報ＲＡ０〜Ｒ
Ａ３としてそのまま制御回路Ｃ５に与えられる。一方、
予備アドレスキューＡＱＥから出力されるアドレス情報
は、そのままレジスタＲＧに与えられる。以上が図２５
のものとの相違点である。

【０３３８】次に、図２９に示される接続態様のアドレ
スキューＡＱ０〜ＡＱ３および予備アドレスキューＡＱ
Ｅを有する単位スイッチの動作タイミングについて説明
する。図３０は、第８実施例による単位スイッチの動作
タイミングを示すタイミング図である。

【０３３９】図３０の動作サイクルが図２６のものと異
なるのは、図２６に示される読出動作Ｒ０〜Ｒ３および
レジスタＲＧに与えられるアドレス情報の読出動作ＲＥ
が１回の読出動作Ｒにて実行されることである。それ
は、アドレスキューＡＱ０〜ＡＱ３の出力側に読出デー
タバスが設けられていないためである。 第９実施例 次に、第９実施例について説明する。第９実施例におい
ては、アドレスキューを複数設けるのではなく、容量が
大きいアドレスキューを１個設ける例について説明す
る。

【０３４０】図３１は、第９実施例による単位スイッチ
の構成を示すブロック図である。図３１の単位スイッチ
が図１８のものと異なるのは、書込データバスＷＢ、読
出データバスＲＢ、複数のアドレスキューＡＱ０〜ＡＱ
３および予備アドレスキューＡＱＥが設けられておら
ず、その代わりに１個のアドレスキューＡＱおよび空ア
ドレスキュー５が設けられていることである。それに加
えて、制御回路Ｃ８の機能も異なる。

【０３４１】アドレスキューＡＱは、制御回路Ｃ８から
書込アドレス情報ＷＡを受けてそれを書込むとともに、
書込まれた情報を読出してそれを読出アドレス情報ＲＡ
として制御回路Ｃ８に与える。空アドレスキュー５は、
制御回路Ｃ８からアドレスキューＡＱの空アドレス情報
を受け、それを書込むとともに書込んだ情報を読出し、
それを制御回路Ｃ８に与える。

【０３４２】次に、図３１の単位スイッチにおけるアド
レスキューＡＱと、制御回路Ｃ８におけるアドレスキュ
ーＡＱの制御を行なう部分とについて詳細に説明する。
図３２は、第９実施例による単位スイッチのアドレスキ
ューおよび制御回路Ｃ８の一部の構成を示すブロック図
である。

【０３４３】図３２を参照して、図３１に示される制御
回路Ｃ８は、セレクタ１５、書込アドレスレジスタ１６
ａ〜１６ｄ、セレクタ１７、デマルチプレクサ１８、読
出アドレスレジスタ１９ａ〜１９ｄおよびマルチプレク
サ２０を含む。

【０３４４】セレクタ１５および１７の間に書込アドレ
スレジスタ１６ａ〜１６ｄが接続される。また、デマル
チプレクサ１８とマルチプレクサ２０との間に読出アド
レスレジスタ１９ａ〜１９ｄが接続される。

【０３４５】書込アドレスレジスタ１６ａおよび読出ア
ドレスレジスタ１９ａのそれぞれは出線Ｏ０に対応す
る。書込アドレスレジスタ１６ｂおよび読出アドレスレ
ジスタ１９ｂのそれぞれは出線Ｏ１に対応する。書込ア
ドレスレジスタ１６ｃおよび読出アドレスレジスタ１９
ｃのそれぞれは出線Ｏ２に対応する。書込アドレスレジ
スタ１６ｄおよび読出アドレスレジスタ１９ｄのそれぞ
れは出線Ｏ３に対応する。書込アドレスレジスタ１６ａ
〜１６ｄおよび読出アドレスレジスタ１９ａ〜１９ｄの
それぞれは各出線に対応する情報を取扱う。

【０３４６】セレクタ１５は、空アドレスキュー５から
空アドレス情報を受け、制御回路Ｃ８からの制御信号Ｓ
１５に応答してその情報を出線に対応する書込アドレス
レジスタ１６ａ〜１６ｄに選択的に与える。書込アドレ
スレジスタ１６ａ〜１６ｄの各々は、セレクタ１５から
与えられる情報を１つ保持するとともにその情報をセレ
クタ１７に与える。セレクタ１７は、制御回路Ｃ８から
の制御信号Ｓ１７に応答して書込アドレスレジスタ１６
ａ〜１６ｄから与えられる情報を選択し、その情報を書
込アドレス情報ｗａとしてアドレスキューＡＱに与え
る。アドレスキューＡＱにおいてはアドレスａ０〜ａＤ
…のうち、書込アドレス情報ｗａが示すアドレスに、空
アドレスキュー４から読出された書込アドレス情報ＷＡ
をアドレスＡとして書込むとともに空アドレスキュー５
から読出された空アドレス情報をポインタＰとして書込
む。

【０３４７】デマルチプレクサ１８は、アドレスキュー
ＡＱから読出されるアドレス情報を受け、その情報を、
出線に対応する読出アドレスレジスタ１９ａ〜１９ｄに
選択的に与える。読出アドレスレジスタ１９ａ〜１９ｄ
の各々は、デマルチプレクサ１８から与えられた情報を
１つ保持するとともにその情報をマルチプレクサ２０に
与える。マルチプレクサ２０は、読出アドレスレジスタ
１９ａ〜１９ｄから与えられる情報を空アドレス情報と
して空アドレスキュー５に与えるとともにアドレスキュ
ーＡＱに読出アドレス情報として与える。

【０３４８】次に、図３２に示される回路の動作につい
て説明する。図３３は、共通バッファメモリＭおよびア
ドレスキューＡＱへの情報の書込動作を示すフローチャ
ートである。図３４は、共通バッファメモリＭおよびア
ドレスキューＡＱからの情報の読出動作を示すフローチ
ャートである。

【０３４９】まず、図３２および図３３を参照して、制
御回路Ｃ８によって次のような制御が行なわれる。

【０３５０】ステップＳ２１で、空アドレスキュー４か
ら共通バッファメモリＭの空アドレス情報を書込アドレ
ス情報ＷＡとして受取る。これと同時に、ステップＳ２
２で、書込アドレスレジスタ１６ａ〜１６ｄのうち、書
込対象のセルの宛先の出線に対応する書込アドレスレジ
スタからアドレスキューＡＱのアドレス情報をアドレス
キューＡＱに関する書込アドレス情報ｗａとして読出
す。さらに、これと同時に、ステップＳ２３で、空アド
レスキュー５から空アドレス情報をポインタＰとして受
取る。

【０３５１】そして、ステップＳ２４で、書込アドレス
情報ＷＡを共通バッファメモリＭに与える。また、ステ
ップＳ２５で、アドレスキューＡＱに対して、書込アド
レス情報ｗａが示すアドレスに書込アドレス情報ＷＡが
示すアドレスＡとポインタＰとを書込む。

【０３５２】次に、ステップＳ２６で、アドレス情報が
読出された書込アドレスレジスタの書込値を、ステップ
Ｓ２５においてアドレスキューＡＱに書込んだポインタ
Ｐの値に書換える。

【０３５３】このようにすることにより、各出線に対応
するセルのアドレス情報ＡがポインタＰによって順次つ
なげられたポインタチェーンが各出線に対応して形成さ
れる。このため、この実施例においてアドレスキュー
は、複数個必要ではなく、１個で済む。

【０３５４】次に、図３２および図３４を参照して、制
御回路Ｃ８において実行される共通バッファメモリＭお
よびアドレスキューＡＱからの情報の読出の制御につい
て説明する。

【０３５５】ステップＳ３１で、読出アドレスレジスタ
１９ａ〜１９ｄの１つからアドレス情報をアドレスキュ
ーＡＱに関する読出アドレス情報ｒａとして取出す。こ
の動作は、読出アドレスレジスタ１９ａ〜１９ｄについ
て一定の順序で行なわれる。

【０３５６】そして、ステップＳ３２で、ステップＳ３
１において読出された読出アドレス情報ｒａが示すアド
レスキューＡＱのアドレスからアドレスＡとポインタＰ
とを読出す。このアドレスＡは、読出アドレス情報ＲＡ
となる。これとともに、ステップＳ３３で、読出アドレ
ス情報ｒａを空アドレスキュー５に与える。

【０３５７】次に、ステップＳ３４，Ｓ３５およびＳ３
６が並行して行なわれる。ステップＳ３４では、読出さ
れた読出アドレス情報ＲＡを共通バッファメモリＭに与
える。ステップＳ３５では、読出された読出アドレス情
報ＲＡを空アドレスキュー４に与えて書込む。ステップ
Ｓ３６では、読出アドレス情報ＲＡが読出された読出レ
ジスタの書込値を、ステップＳ３３で読出されたポイン
タＰの値に書換える。

【０３５８】このような制御が繰返し行なわれることに
より、読出アドレス情報ＲＡが順次読出される。

【０３５９】次に、図３１に示される単位スイッチで同
報セルを扱う場合について説明する。同報セルは、複数
の宛先を有するため、その同報セルが入線Ｉ０〜Ｉ３か
ら入力されると、その同報セルを共通バッファメモリＭ
に書込むための書込アドレスＷＡは、アドレスキューＡ
Ｑの複数のアドレスに書込まれる。したがって、アドレ
スキューＡＱにおいて使用されるアドレス数が共通バッ
ファメモリＭで使用されるアドレス数よりも多くなる。

【０３６０】このため、アドレスキューＡＱの容量が共
通バッファメモリＭの容量と等しい場合には、同報セル
の入力によってアドレスキューＡＱが満杯になり、セル
の廃棄が生じるおそれがある。このため、同報セルを扱
う場合には、同報セルが発生する確率を考慮に入れて、
アドレスキューＡＱの容量を共通バッファメモリＭの容
量よりも大きくする。このようにすれば、同報セルを扱
うことによるセルの廃棄が発生しない。

【０３６１】次に、図３１および図３２に示される単位
スイッチの動作タイミングについて説明する。

【０３６２】図３５は、第９実施例による単位スイッチ
の動作タイミングを示すタイミング図である。この図３
５においては、同報セルを取り扱わない場合Ｘと同報セ
ルを取り扱う場合Ｙとのそれぞれのタイミングが示され
る。

【０３６３】同報セルを取り扱わない場合Ｘは、１ＡＴ
Ｍセル周期において、共通バッファメモリＭへの書込動
作Ｗ０〜Ｗ３と、共通バッファメモリＭからの読出動作
Ｒ０〜Ｒ３との合計値である８つの動作が必要である。
このため、１ＡＴＭセル周期が８分割される。

【０３６４】また、同報セルを取り扱う場合Ｙは、入線
Ｉｉ（ｉ＝０〜３）から入力される同報セルのそれぞれ
が、出線Ｏｊ（ｊ＝０〜３）のすべてを宛先とする場合
がある。このため、読出動作をＷｉｊで示す。

【０３６５】１ＡＴＭセル周期において、同報セルの書
込動作は、Ｗ００〜Ｗ０３，Ｗ１０〜Ｗ１３，Ｗ２０〜
Ｗ２３，Ｗ３０〜Ｗ３３の合計値である１６の動作が必
要である。また、この場合、読出動作は、Ｒ０〜Ｒ３の
４つの動作が必要である。したがって、１ＡＴＭセル周
期で、合計２０の動作が必要である。このため、１ＡＴ
Ｍセル周期が２０分割される。

【０３６６】次に、第９実施例による単位スイッチの容
量と従来の単位スイッチの容量とを比較して説明する。

【０３６７】図３６は、第９実施例による単位スイッチ
の容量と従来の単位スイッチの容量とを比較した表を示
す図である。

【０３６８】図３６においては、セル＋ポインタ方式と
アドレス＋ポインタ方式とのそれぞれの容量が示され
る。ここで、セル＋ポインタ方式とは、ポインタを共通
バッファメモリに書込む方式を言う。この方式は、従来
から知られているものである。また、アドレス＋ポイン
タ方式とは、ポインタをアドレスキューに書込む方式を
言う。この方式は、この第９実施例の単位スイッチを示
すものである。

【０３６９】また、図３６においては、表の容量Ａの欄
に同報セルを取り扱わない場合の容量が示され、容量Ｂ
の欄に同報セルを取り扱う場合の容量が示される。同報
セルを取り扱わない場合のポインタ数は５１２であり、
同報セルを取り扱う場合のポインタ数は１０％増しの５
６３である。

【０３７０】なお、メモリ容量は、ビット幅（ｂｉｔ）
×ワード長（ｗｏｒｄ）で求められる。また、セル＋ポ
インタ方式における共通バッファメモリのビット幅およ
びアドレス＋ポインタ方式のアドレスキューのビット幅
のそれぞれは、ポインタ数が加算されたものとなる。

【０３７１】図３６から明らかなように、アドレス＋ポ
インタ方式では、セル＋ポインタ方式と比べて同報セル
を取り扱う場合の容量の削減効果が大きい。すなわち、
ポインタ数が多い場合にメモリ容量を従来のものよりも
少なくすることができる。

【０３７２】

【発明の効果】請求項１に記載の本発明によれば、第１
のメモリ手段のうちのいずれかにおいてセルを書込む余
裕がなくなった動作状態が生じた場合に、その第１のメ
モリ手段が対応する出線を宛先とするセルが第２のフィ
ルタ手段を介して第２のメモリ手段に書込まれる。した
がって、特定の出線を宛先とするセルが集中的に入力さ
れた場合のセルの廃棄率を低減することができる。

【０３７３】また、第２のメモリ手段を設けてセルの廃
棄率を低減できるようにしたために、セルの廃棄率を低
減するために第１のメモリ手段の各々の容量を大きくす
る必要がないので、ハードウェアの大規模化を可能な限
り抑制することができる。それに従って、ハードウェア
の使用効率の低下を可能な限り抑制することができる。

【０３７４】請求項２に記載の本発明によれば、第１の
メモリ手段のうちのいずれかにおいてセルを書込む余裕
がなくなった動作状態が生じた場合に、その第１のメモ
リ手段からセルの読出のみが行なわれ、かつその第１の
メモリ手段が対応する出線を宛先とするセルが第２のフ
ィルタ手段を介して第２のメモリ手段に書込まれ、その
後、セルの読出のみが行なわれている第１のメモリ手段
に与えられる。したがって、特定の出線を宛先とするセ
ルが集中的に入力された場合のセルの廃棄率を低減する
ことができる。さらに、第２のメモリ手段を早期に待機
状態に復帰させることができる。

【０３７５】また、第２のメモリ手段を設けてセルの廃
棄率を低減できるようにしたため、セルの廃棄率を低減
するために第１のメモリ手段の各々の容量を大きくする
必要がないので、ハードウェアの大規模化を可能な限り
抑制することができる。それに従って、ハードウェアの
使用効率の低下も可能な限り抑制することができる。

【０３７６】請求項３に記載の本発明によれば、出線の
数よりも多く設けられたメモリ手段のうちの出線に対応
するもののいずれかにおいて、セルを書込む余裕がなく
なった場合に、そのメモリ手段が対応する出線を宛先と
するセルが、出線に対応していなかったメモリ手段に書
込まれる。したがって、特定の出線を宛先とするセルが
集中的に入力された場合のセルの廃棄率を低減すること
ができる。

【０３７７】また、出線の数よりもメモリ手段を多く設
けたが、メモリ手段の数を多くするにしたがって各メモ
リ手段の容量を小さくすれば、ハードウェアの大規模化
を可能な限り抑制することができる。それに従って、ハ
ードウェアの使用効率の低下も可能な限り抑制すること
ができる。

【０３７８】請求項４に記載の本発明によれば、第１の
アドレス格納手段のうちのいずれかが、書込アドレス情
報を書込む余裕がなくなった場合に、その第１のアドレ
ス格納手段が対応する出線を宛先とするセルについての
書込アドレス情報が第２のアドレス格納手段に格納され
る。したがって、特定の出線を宛先とするセルが集中的
に入力された場合のセルの廃棄率を低減することができ
る。

【０３７９】また、第２のアドレス格納手段を設けてセ
ルの廃棄率を低減できるようにしたので、セルの廃棄率
を低減するために第１のアドレス格納手段の各々の容量
を大きくする必要がないので、ハードウェアの大規模化
を可能な限り抑制することができる。それに従って、ハ
ードウェアの使用効率の低下も可能な限り抑制すること
ができる。

【０３８０】請求項５に記載の本発明によれば、１個の
アドレス格納手段において書込アドレス情報がセルの宛
先情報に対応するポインタチェーンを構成するように格
納される。

【０３８１】したがって、１つの書込アドレス格納手段
の容量の範囲内において、格納可能なアドレスをポイン
タチェーンごとに増減できるため、特定の出線を宛先と
するセルが集中的に入力された場合のセルの廃棄率を低
減することができる。

【０３８２】また、アドレス格納手段にポインタチェー
ンを構成することにより書込アドレス情報を格納するよ
うにしたために、ハードウェアの大規模化を可能な限り
抑制することができ、それにしたがって、ハードウェア
の使用効率の低下も可能な限り抑制することができる。

【図面の簡単な説明】

【図１】ＡＴＭ交換機の概略構成を示すブロック図であ
る。

【図２】第１実施例による単位スイッチの構成を示すブ
ロック図である。

【図３】図２の制御回路の構成を示すブロック図であ
る。

【図４】図２のアドレスフィルタの構成を示すブロック
図である。

【図５】図２の可変アドレスフィルタの構成を示すブロ
ック図である。

【図６】図２のセレクタの構成を示すブロック図であ
る。

【図７】図３の制御回路の構成を示すタイミングチャー
トである。

【図８】入線から入力されるセルとバッファメモリおよ
び予備バッファメモリに書込まれるセルとの関係を示す
模式図である。

【図９】第２実施例による単位スイッチの構成を示すブ
ロック図である。

【図１０】第３実施例による単位スイッチの構成を示す
ブロック図である。

【図１１】図１０に示されるセレクタの構成を示すブロ
ック図である。

【図１２】図１０に示される制御回路の動作を示すタイ
ミングチャートである。

【図１３】第４実施例による単位スイッチの構成を示す
ブロック図である。

【図１４】図１３の制御回路の構成を示すブロック図で
ある。

【図１５】図１３の可変アドレスフィルタの構成を示す
ブロック図である。

【図１６】図１３のセレクタの構成を示すブロック図で
ある。

【図１７】図１４の制御回路の動作を示すタイミングチ
ャートである。

【図１８】第５実施例による単位スイッチの概略構成を
示すブロック図である。

【図１９】図１８のアドレスキューおよび予備アドレス
キューの詳細な接続態様を示すブロック図である。

【図２０】イネーブル信号およびリードライト制御信号
の状態と動作モードとの関係を示す図である。

【図２１】予備アドレスキューの割当制御を示すフロー
チャートである。

【図２２】予備アドレスキューの割当解除制御を示すフ
ローチャートである。

【図２３】第５実施例による単位スイッチの動作タイミ
ングを示すタイミング図である。

【図２４】第５実施例による単位スイッチのメモリ容量
を表で示す図である。

【図２５】第６実施例による単位スイッチのアドレスキ
ューおよび予備アドレスキューの接続態様を示すブロッ
ク図である。

【図２６】第６実施例による単位スイッチの動作タイミ
ングを示すタイミング図である。

【図２７】第７実施例による単位スイッチのアドレスキ
ューおよび予備アドレスキューの接続態様を示すブロッ
ク図である。

【図２８】第７実施例による単位スイッチの動作タイミ
ングを示すタイミング図である。

【図２９】第８実施例による単位スイッチのアドレスキ
ューおよび予備アドレスキューの接続態様を示すブロッ
ク図である。

【図３０】第８実施例による単位スイッチの動作タイミ
ングを示すタイミング図である。

【図３１】第８実施例による単位スイッチの構成を示す
ブロック図である。

【図３２】第９実施例による単位スイッチにおけるアド
レスキューおよび制御回路の一部の構成を示すブロック
図である。

【図３３】共通バッファメモリおよびアドレスキューへ
の情報の書込動作を示すフローチャートである。

【図３４】共通バッファメモリおよびアドレスキューか
らの情報の読出動作を示すフローチャートである。

【図３５】第９実施例による単位スイッチの動作タイミ
ングを示すタイミング図である。

【図３６】第９実施例による単位スイッチの容量と従来
の単位スイッチの容量とを比較した表を示す図である。

【図３７】従来の出力バッファ型のＡＴＭスイッチの構
成を示すブロック図である。

【図３８】従来の共通バッファ型のＡＴＭスイッチの構
成を示すブロック図である。

【符号の説明】

１ マルチプレクサ ２ デマルチプレクサ ３ アドレス抽出回路 ４，５ 空アドレスキュー １０４ａ〜１０４ｄ 単位スイッチ ＡＱ，ＡＱ０〜ＡＱ３ アドレスキュー ＡＱＥ 予備アドレスキュー Ｃ１〜Ｃ８，Ｃ１１，Ｃ１２ 制御回路 Ｆ０〜Ｆ３，ＦＡ〜ＦＨ アドレスフィルタ Ｆａ，Ｆｂ，Ｆａａ，Ｆｂａ 可変アドレスフィルタ Ｉ０〜Ｉ３ 入線 Ｍ 共通バッファ Ｍ０〜Ｍ３，ＭＡ〜ＭＨ バッファメモリ Ｍａ，Ｍｂ 予備バッファメモリ Ｏ０〜Ｏ３ 出線 Ｓ０〜Ｓ３，ＳＥ０〜ＳＥ３，ＳＬ０〜ＳＬ３，Ｓ セ
レクタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 個別の宛先情報を有し、複数の入線から
   入力される複数のセルをその各々のセルが有する宛先情
   報に応じて複数の出線に選択的に出力させるＡＴＭスイ
   ッチであって、 前記複数の入線から入力される複数のセルを時分割多重
   化して出力する多重化出力手段と、 前記複数の出線のそれぞれに対応して設けられ、各々
   が、前記多重化出力手段から出力されるセルのうち、対
   応する出線を宛先とした宛先情報を有するセルを取り込
   む複数の第１のフィルタ手段と、 前記複数の第１のフィルタ手段のそれぞれに対応して設
   けられ、各々が、対応する第１のフィルタ手段が取り込
   んだセルを書込むとともに書込んだセルを読出す複数の
   第１のメモリ手段と、 取込対象のセルを宛先情報に関して変更設定可能であ
   り、前記多重化出力手段から出力されるセルのうち、設
   定された宛先情報を有するセルを取込む第２のフィルタ
   手段と、 前記第２のフィルタ手段が取込んだセルを書込むととも
   に書込んだセルを読出す第２のメモリ手段と、 前記複数の出線のそれぞれに対応して設けられ、各々
   が、共通の出線に対応する前記第１のメモリ手段および
   前記第２のメモリ手段のいずれかを選択し、選択したメ
   モリ手段に書込まれたセルを対応する出線に出力する複
   数の選択手段と、 前記複数の第１のメモリ手段のそれぞれの使用状況に応
   じて前記第２のフィルタ手段における取込対象のセルの
   設定状態を制御するフィルタ制御手段と、 前記複数の第１のメモリ手段のそれぞれの使用状況に応
   じて前記選択手段のそれぞれの選択状態を制御する選択
   制御手段とを備えた、ＡＴＭスイッチ。
2. 【請求項２】 個別の宛先情報を有し、複数の入線から
   入力される複数のセルをその各々のセルが有する宛先情
   報に応じて複数の出線に選択的に出力させるＡＴＭスイ
   ッチであって、 前記複数の入線から入力される複数のセルを時分割多重
   化して出力する多重化出力手段と、 前記複数の出線のそれぞれに対応して設けられ、各々
   が、前記多重化出力手段から出力されるセルのうち、対
   応する出線を宛先とした宛先情報を有するセルを取込む
   複数の第１のフィルタ手段と、 取込対象のセルを宛先情報に関して変更設定可能であ
   り、前記多重化出力手段から出力されるセルのうち、設
   定された宛先情報を有するセルを取込む第２のフィルタ
   手段と、 前記第２のフィルタ手段が取込んだセルを書込むととも
   に書込んだセルを読出す第１のメモリ手段と、 前記複数の出線のそれぞれに対応して設けられ、各々
   が、共通の出線に対応する前記第１のフィルタ手段にて
   取込まれたセルおよび前記第１のメモリ手段から読出さ
   れたセルを受け、いずれかのセルを選択的に出力する複
   数の選択手段と、 前記複数の出線のそれぞれに対応して設けられ、各々
   が、対応する前記選択手段から出力されるセルを書込
   み、書込んだセルを対応する出線に読出す複数の第２の
   メモリ手段と、 前記複数の第２のメモリ手段のそれぞれの使用状況に応
   じて前記第２のフィルタ手段における取込対象のセルの
   設定状態を制御するフィルタ制御手段と、 前記複数の第２のメモリ手段のそれぞれの使用状況に応
   じて前記選択手段のそれぞれの選択状態を制御する選択
   制御手段とを備えた、ＡＴＭスイッチ。
3. 【請求項３】 個別の宛先情報を有し、複数の入線から
   入力される複数のセルをその各々のセルが有する宛先情
   報に応じて複数の出線に選択的に出力させるＡＴＭスイ
   ッチであって、 前記複数の入線から入力される複数のセルを時分割多重
   化して出力する多重化出力手段と、 前記出線の数よりも多く設けられ、各々が、取込対象の
   セルを宛先情報に関して変更設定可能であり、前記多重
   化出力手段から出力されるセルのうち、設定された宛先
   情報を有するセルを取込む複数のフィルタ手段と、 前記複数のフィルタ手段のそれぞれに対応して設けら
   れ、各々が、対応するフィルタ手段にて取込まれたセル
   を書込むとともに書込んだセルを読出す複数のメモリ手
   段と、 前記複数のメモリ手段のそれぞれの使用状況に応じて前
   記複数のフィルタ手段のそれぞれにおける取込対象のセ
   ルの設定状態を制御するフィルタ制御手段と、 前記複数のメモリ手段のうちの一部のメモリ手段を選択
   し、選択したメモリ手段から読出されるセルを、選択し
   たメモリ手段に対応するフィルタ手段に設定された宛先
   情報に対応する出線に出力させる選択手段と、 前記複数のメモリ手段のそれぞれの使用状況に応じて前
   記選択手段の選択状態を制御する選択制御手段とを備え
   た、ＡＴＭスイッチ。
4. 【請求項４】 個別の宛先情報を有し、複数の入線から
   入力される複数のセルを、その各々のセルが有する宛先
   情報に応じて複数の出線に選択的に出力させるＡＴＭス
   イッチであって、 前記複数の入線から入力される複数のセルを時分割多重
   化して出力する多重化出力手段と、 前記セルを書込むためのアドレスを有し、前記多重化出
   力手段から出力されたセルを前記アドレスのうちの空ア
   ドレスに書込むとともに書込んだセルを読出すメモリ手
   段と、 前記メモリ手段から読出されるセルをそのセルが有する
   宛先情報に応じた前記出線に出力させる出線出力手段
   と、 前記複数の出線のそれぞれに対応して設けられ、各々
   が、対応する出線についての宛先情報を有するセルが書
   込まれた前記メモリ手段のアドレスを示す書込アドレス
   情報を格納し、格納した書込アドレス情報を読出す複数
   の第１のアドレス格納手段と、 対応する出線を変更設定可能であり、その対応する出線
   についての宛先情報を有するセルが書込まれた前記メモ
   リ手段のアドレスを示す書込アドレス情報を格納し、格
   納した書込アドレス情報を読出す第２のアドレス格納手
   段と、 前記複数の入線のそれぞれから入力されるセルの宛先情
   報を抽出する宛先情報抽出手段と、 前記複数の第１のアドレス格納手段のそれぞれの使用状
   況に応じて前記第２のアドレス格納手段が対応する出線
   の設定状態を制御する対応出線制御手段と、 入力されたセルを前記メモリ手段の空アドレスに書込ま
   せるとともに、前記宛先情報抽出手段で抽出されたその
   セルの宛先情報に対応する前記第１または第２のアドレ
   ス格納手段にそのセルが書込まれた前記メモリ手段のア
   ドレスを書込アドレス情報として格納させ、前記第１ま
   たは第２のアドレス格納手段に格納された書込アドレス
   情報を読出してその書込アドレス情報に対応する前記メ
   モリ手段のアドレスに書込まれたセルを読出させる制御
   を行なうメモリ制御手段とを備えた、ＡＴＭスイッチ。
5. 【請求項５】 個別の宛先情報を有し、複数の入線から
   入力される複数のセルを、その各々のセルが有する宛先
   情報に応じて複数の出線に選択的に出力させるＡＴＭス
   イッチであって、 前記複数の入線から入力される複数のセルを時分割多重
   化して出力する多重化出力手段と、 前記セルを書込むためのアドレスを有し、前記多重化出
   力手段から出力されたセルを前記アドレスのうちの空ア
   ドレスに書込むとともに書込んだセルを読出すメモリ手
   段と、 前記メモリ手段から読出されるセルをそのセルが有する
   宛先情報に応じた前記出線に出力させる出線出力手段
   と、 前記セルが書込まれた前記メモリ手段のアドレスを示す
   書込アドレス情報と、その書込アドレス情報に対応して
   設定され、共通する出線についての宛先情報を有する他
   のセルについての前記書込アドレス情報を特定するポイ
   ンタとを関連付けた情報を格納し、前記ポインタによっ
   て前記複数の出線のそれぞれに対応する複数のポインタ
   チェーンを連鎖的に形成するアドレス格納手段と、 前記複数の入線のそれぞれから入力されるセルの宛先情
   報を抽出する宛先情報抽出手段と、 入力されたセルを前記メモリ手段の空アドレスに書込ま
   せるともにそのセルが書込まれたアドレスを示す書込ア
   ドレス情報を、前記宛先情報抽出手段で抽出されたその
   セルの宛先情報に対応する前記ポインタチェーンを構成
   するように前記アドレス格納手段に格納させ、前記ポイ
   ンタチェーンのそれぞれの書込アドレス情報を前記アド
   レス格納手段から読出してその書込アドレス情報に対応
   する前記メモリ手段のアドレスに書込まれたセルを読出
   させる制御を行なうメモリ制御手段とを備えた、ＡＴＭ
   スイッチ。