JPS6313558Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、命令実行速度調整回路に関し、特
に、命令実行部と、演算部と、記憶部とをそな
え、記憶部から読出した命令を命令実行部でデコ
ードし、演算部を制御するデータ処理装置におい
て、命令実行要求信号の発出時点を可変に制御す
ることにより、命令実行速度を可変にした命令実
行速度調整回路に関する。

一般に、データ処理装置においては、機能は全
く同一であるが、処理能力（処理速度）のみ異な
る複数種類の装置を必要とされる場合がある。こ
のようなとき例えば、同一機能を有し処理能力の
み差があるデータ処理装置Ａ，Ｂについて、Ａの
能力が２、Ｂの能力が１とすると、従来方式にお
いては、 (1) データ処理装置Ａ，Ｂをそれぞれ専用に設計
する、 (2) データ処理装置Ｂの基本クロツク間隔をデー
タ処理装置Ａの基本クロツク間隔の２倍とす
る、 等の方法を使用してきた。しかしながら、上記
(1)の方法では、開発費が増大する欠点があり、単
純に考えて、２倍の費用がかかつてしまうことに
なる。また、上記(2)の方法では、クロツクを単に
遅くするだけでは演算回路が正常に動作できない
装置もあり得ることから、すべてのケースに適用
できないという欠点がある。すなわち、スキヤン
回路、メモリ制御回路のように、絶対時間で動作
する必要のある回路は、他の相対時間で動作する
回路とのマツチングが困難なためである。

本考案は、上記従来技術の欠点を解決し、同一
機能を有し処理能力のみ差がある複数種類のデー
タ処理装置を経済的に提供できるようにすること
目的とし、そのため本考案は、命令実行部と、演
算部と、記憶部とをそなえ、記憶部から読出した
命令を命令実行部でデコードし、演算部を制御す
るデータ処理装置において、１つの命令の実行を
終了したとき次命令実行要求信号を発出するとと
もに、該次命令実行要求信号の発出時点を可変に
制御する命令速度調整回路をもうけ、該命令速度
調整回路から発出される次命令実行要求信号にも
とづいて次の命令の実行を開始することにより、
命令実行速度を可変にすることを特徴とする。

以下、本考案を図面により説明する。第１図は
本考案による実施例のデータ処理装置のブロツク
図であり、図中、１は命令実行回路、２は主記憶
装置（MS）、３は汎用レジスタ（GR）、４は演
算回路（ALU）、５は演算管理回路、６は命令速
度調整回路である。主記憶装置２から読出された
命令は、命令実行回路１において解読され、演算
回路４の動作を制御する。このとき、オペランド
データとしては、汎用レジスタ３、主記憶装置２
の指定されたものが使用される。演算管理回路５
は、演算回路４の動作状態により、１つの命令の
実行終了を検出する機能を有する。ここで、従来
回路においては、演算管理回路５は命令実行終了
を検出すると、直接、命令実行終了タイミング信
号を命令実行回路１へ送出し、直ちに次の命令の
実行を開始するように制御していた。一方、本考
案においては第１図の実施例から明らかなよう
に、演算管理回路５と命令実行回路１の間に、命
令速度調整回路６がもうけられており、この命令
速度調整回路６は後述するように、演算管理回路
５から命令実行終了タイミング信号が送出されて
きたとき、該信号をあらかじめ設定された時間だ
け遅延して、命令実行要求タイミング信号として
命令実行回路１へ送出する機能を有している。そ
して、この機能により１つの命令とその次の命令
の間に、アイドル時間を挿入することが可能とな
り、このアイドル時間を可変に制御することによ
つて処理能力に差がある複数種類のデータ処理装
置を実現することができる。

第２図は、第１図図示の命令速度調整回路６の
１実施例回路であり、図中、１０はシフトレジス
タ、１１は設定回路、１２はレジスタ、１３はク
ロツクアンプ回路、１５〜１９はアンド回路、２
０はインバータ、２１〜２４はアンド回路、２５
と２６はオア回路、２７はアンド回路、２８は命
令実行終了タイミング信号線、２９は命令実行要
求タイミング信号線、３０はOUT２０命令信号
線、BIT００〜０３はレジスタ１２への入力デー
タ線、OT２０，OT２００〜OT２０３はレジス
タ１２の出力データである。第２図の動作は以下
の通りである。まず、命令速度を設定回路１１に
より、半固定的に設定する場合には、OUT２０
命令は発出されない。このとき、レジスタ１２の
出力OT２０は“０”であり、したがつてオア回
路２６の出力は常時“１”となる。このため、ア
ンド回路２７の出力である命令実行要求タイミン
グ信号はオア回路２５の出力によつて決定される
ことになる。オア回路２５の入力側に位置する設
定回路１１は、下記のようにして設定される。

(1) 命令間にアイドル時間をもうけない場合。設
定回路１１の１０端子と００端子を接続する。
この場合、命令実行終了タイミング信号は、直
接、オア回路２５、アンド回路２７へ送出さ
れ、遅延時間なしに、命令実行要求タイミング
信号となる。

(2) 命令間に１クロツク分のアイドル時間をもう
ける場合。設定回路１１の１１端子と００端子
を接続する。この場合、シフトレジスタ１０に
より、１クロツク分だけ遅延して図示シフト０
１線上に表われた命令実行終了タイミング信号
がオア回路２５へ入力され、アンド回路２７か
ら命令実行要求タイミング信号となつて送出さ
れる。

(3) 命令間に２クロツク分のアイドル時間をもう
ける場合。設定回路１１の１２端子と００端子
を接続する。この場合、シフトレジスタ１０に
より２クロツク分だけ遅延して、図示シフト０
２線上に表われた命令実行終了タイミング信号
がオア回路２５へ入力され、アンド回路２７か
ら命令実行要求タイミング信号となつて送出さ
れる。

(4) 命令間に３クロツク分のタイミング信号をも
うける場合。設定回路１１の１３端子と００端
子を接続する。この場合シフトレジスタ１０に
より３クロツク分だけ遅延して、図示シフト０
３線上に表われた命令実行終了タイミング信号
がオア回路２５へ入力され、アンド回路２７か
ら命令実行要求タイミング信号となつて送出さ
れる。

次に、命令速度を命令によつて設定する場合に
は、OUT２０命令が発出される。OUT２０命令
が発出されたとき、OUT２０命令信号３０が
“１”となることにより、レジスタ１２の出力
OT２０は“１”となる。したがつて、オア回路
２５の出力は常時“１”となり、アンド回路２７
の出力である命令実行要求タイミング信号はオア
回路２６の出力によつて決定されることになる。

ここで、OUT命令発出と同時に、レジスタ１
２への入力データ線BIT００〜０３には遅延時間
情報が設定されており、BIT００〜０３は、(1)命
令間にアイドル時間をもうけない場合、“1000”，
(2)命令間に１クロツク分のアイドル時間をもうけ
る場合、“0100”，(3)命令間に２クロツク分のアイ
ドル時間をもうける場合、“0010”，(4)命令間に３
クロツク分のアイドル時間をもうける場合、
“0001”の値に、それぞれ設定されている。この
ためOUT命令が発出されると、レジスタ１２の
出力はOT２０が“１”となるとともに、OT２
００〜OT２０３のいずれか１つが“１”とな
る。これにより、(1)命令間にアイドル時間をもう
けない場合にはアンド回路２１、(2)命令間に１ク
ロツク分のアイドル時間をもうける場合にはアン
ド回路２２、(3)命令間に２クロツク分のアイドル
時間をもうける場合にはアンド回路２３、(4)命令
間に３クロツク分のアイドル時間をもうける場合
にはアンド回路２４がそれぞれ導通状態となり、
それぞれ“シフト00”，“シフト01”，“シフト02”，
“シフト03”線上の信号をオア回路２６を経由し
てアンド回路２７へ送出することになる。したが
つて、前記した設定回路１１による場合と全く同
様にして、命令実行終了タイミング信号を、その
まま、もしくは遅延して命令実行要求タイミング
信号とすることができ、命令速度調整が可能とな
る。

第３図は本考案の実施例のタイムチヤートであ
り、設定回路１１で００−１２を短絡して命令間
に２クロツク分のアイドル時間を挿入したケース
と、OUT２０命令発出とともにBIT０１をオン
として命令間に１クロツク分のアイドル時間を挿
入したケースを示している。

以上説明したように本考案によれば、若干のハ
ードウエアを追加するだけで、処理能力にのみ差
がある複数種類のデータ処理装置を容易に構成す
ることができ、その経済的効果は極めて大であ
る。

【図面の簡単な説明】

第１図は本考案による実施例のデータ処理装置
のブロツク図、第２図は命令速度調整回路の実施
例回路構成、第３図は本考案の実施例のタイムチ
ヤートである。 第２図において、１０はシフトレジスタ、１１
は設定回路、１２はレジスタ、２８は命令実行終
了タイミング信号線、２９は命令実行要求タイミ
ング信号線である。

Claims (1)

1. 【実用新案登録請求の範囲】 命令実行部と、演算部と、記憶部とをそなえ、
   記憶部から読出した命令を命令実行部でデコード
   し、演算部を制御するデータ処理装置において、 命令実行終了信号を複数の異なる遅延時間だけ
   遅延せしめて出力する遅延回路部と、 上記遅延回路部からの複数の遅延出力と上記命
   令実行終了信号のいずれかを半固定的に設定して
   選択的に取出すための設定回路部と、 特定の命令により遅延時間情報が設定されるレ
   ジスタ回路部と、 上記レジスタ回路部の出力によつて、上記遅延
   回路部からの複数の遅延出力と上記命令実行終了
   信号のいずれかを選択的に取出すためのゲート回
   路部と、 上記設定回路部の出力と上記ゲート回路部の出
   力とのいずれかを次命令実行要求信号として選択
   出力するための選択回路部とを有して成り、 １つの命令の実行を終了したとき発出する上記
   次命令実行要求信号の発出時点を可変に制御する
   命令速度調整回路を形成し、 該命令速度調整回路から発出される次命令実行
   要求信号にもとづいて次の命令の実行を開始する
   ことにより、命令実行速度を可変にすることを特
   徴とする命令実行速度調整回路をそなえたデータ
   処理装置。