JPH0454615A - 周辺制御装置 - Google Patents
周辺制御装置Info
- Publication number
- JPH0454615A JPH0454615A JP2164743A JP16474390A JPH0454615A JP H0454615 A JPH0454615 A JP H0454615A JP 2164743 A JP2164743 A JP 2164743A JP 16474390 A JP16474390 A JP 16474390A JP H0454615 A JPH0454615 A JP H0454615A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- microprocessor
- control
- interface circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 title claims description 11
- 230000015654 memory Effects 0.000 abstract description 15
- 238000004260 weight control Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、周辺装置を制御するための装置に係り、特に
内部制御用メモリまたは内部制御用レジ〔発明が解決し
ようとする課題〕 しかしながら、上述した従来の周辺制御装置では、マイ
クロプログラムをウェイトさせるためのウェイト制御回
路を別に設ける必要があるが、このような回路には、か
なり複雑な回路構成を必要とし、そのため、ハードウェ
ア量が増加するという問題がある。
内部制御用メモリまたは内部制御用レジ〔発明が解決し
ようとする課題〕 しかしながら、上述した従来の周辺制御装置では、マイ
クロプログラムをウェイトさせるためのウェイト制御回
路を別に設ける必要があるが、このような回路には、か
なり複雑な回路構成を必要とし、そのため、ハードウェ
ア量が増加するという問題がある。
また、制御用メモリおよび制御用レジスタに合わせてク
ロック周期を定める方法では、他の高速メモリおよびレ
ジスタの性能を活用できないといし無駄を生じるだけで
なく、制御装置全体のの高速化が妨げられるという問題
がある。
ロック周期を定める方法では、他の高速メモリおよびレ
ジスタの性能を活用できないといし無駄を生じるだけで
なく、制御装置全体のの高速化が妨げられるという問題
がある。
本発明は、このような従来技術の課題を解決しようとす
るものである。
るものである。
すなわち、本発明は、周辺制御装置において、制御用メ
モリまたはレジスタとして、低速メモリまたは低速レジ
スタを有する場合に、ウェイト用として別の複雑なハー
ドウェア回路を必要とせず、また高速メモリまたは高速
レジスタが低速メモリまたは低速レジスタと混在してい
る装置において、高速化を図ることが可能な周辺制御装
置、を擢供することを目的としている。
モリまたはレジスタとして、低速メモリまたは低速レジ
スタを有する場合に、ウェイト用として別の複雑なハー
ドウェア回路を必要とせず、また高速メモリまたは高速
レジスタが低速メモリまたは低速レジスタと混在してい
る装置において、高速化を図ることが可能な周辺制御装
置、を擢供することを目的としている。
本発明においては、外部回路と接続する上位インタフェ
ース回路１３および下位インタフェース回路１４と、こ
れらを制御するマイクロプロセッサ回路１０とからなる
周辺制御装置１において、クロック制御回路１１によっ
て、クロック発振器からなるクロック回路１２のクロッ
ク周期をマイクロプロセッサ回路１０の指示に基づいて
変換し、このクロック制御回路１１のクロックによって
マイクロプロセッサ回路１０が上位インタフェース回路
１３および下位インタフェース回路１４を制御するとい
う構成をとっている。これによって前述した目的を達成
しようとするものである。
ース回路１３および下位インタフェース回路１４と、こ
れらを制御するマイクロプロセッサ回路１０とからなる
周辺制御装置１において、クロック制御回路１１によっ
て、クロック発振器からなるクロック回路１２のクロッ
ク周期をマイクロプロセッサ回路１０の指示に基づいて
変換し、このクロック制御回路１１のクロックによって
マイクロプロセッサ回路１０が上位インタフェース回路
１３および下位インタフェース回路１４を制御するとい
う構成をとっている。これによって前述した目的を達成
しようとするものである。
［作 用〕
クロック発振器からなるクロック回路のクロック周期を
、マイクロプロセッサ回路の指示に基づいてクロック制
御回路において変換する。そしてこの変換されたクロッ
クによって、マイクロプロセッサ回路が上位インタフェ
ース回路および下位インタフェース回路を制御するよう
にしたので、上位インタフェース回路および下位インタ
フェース回路における低速の制御用メモリまたは制御用
レジスタにアクセスする際、ウェイトのための別の複雑
なハードウェアからなるウェイト制御回路等を設ける必
要がない。
、マイクロプロセッサ回路の指示に基づいてクロック制
御回路において変換する。そしてこの変換されたクロッ
クによって、マイクロプロセッサ回路が上位インタフェ
ース回路および下位インタフェース回路を制御するよう
にしたので、上位インタフェース回路および下位インタ
フェース回路における低速の制御用メモリまたは制御用
レジスタにアクセスする際、ウェイトのための別の複雑
なハードウェアからなるウェイト制御回路等を設ける必
要がない。
また、低速の制御用メモリまたは制御用レジスタのサイ
クルに合わせて、マイクロプロセッサのクロック周期を
定める必要がないので、高速メモリまたは高速レジスタ
が、低速メモリまたは低速レジスタと混在しているよう
な装置の高速化を図ることが可能となる。
クルに合わせて、マイクロプロセッサのクロック周期を
定める必要がないので、高速メモリまたは高速レジスタ
が、低速メモリまたは低速レジスタと混在しているよう
な装置の高速化を図ることが可能となる。
以下、本発明の一実施例を第１図に基づいて説明する。
この第１図において、周辺制御装置１は、マイクロプロ
セッサ回路１０と、クロック制御回路１１と、クロック
回路１２と、上位インタフェース回路１３と、下位イン
タフェース回路１４とを有している。クロック回路１２
は、クロック発振器からなっている。クロック制御回路
１１は、クロック回路１２からのクロック周期を指示に
応じて分周する。マイクロプロセッサ回路１０は、クロ
ック制御回路１１に対してクロック周期を指示し、その
クロックによって上位インタフェース回路１３および下
位インタフェース回路１４を制御する。上位インタフェ
ース回路１３および下位インタフェース１４は、それぞ
れ図示されない外部回路と接続されている。
セッサ回路１０と、クロック制御回路１１と、クロック
回路１２と、上位インタフェース回路１３と、下位イン
タフェース回路１４とを有している。クロック回路１２
は、クロック発振器からなっている。クロック制御回路
１１は、クロック回路１２からのクロック周期を指示に
応じて分周する。マイクロプロセッサ回路１０は、クロ
ック制御回路１１に対してクロック周期を指示し、その
クロックによって上位インタフェース回路１３および下
位インタフェース回路１４を制御する。上位インタフェ
ース回路１３および下位インタフェース１４は、それぞ
れ図示されない外部回路と接続されている。
本発明は、外部回路と接続する上位インタフェース回路
１３および下位インタフェース回路、１４と、これらを
制御するマイクロプロセッサ回路１０とからなる周辺制
御装置１において、クロック制御回路１１を設けて、ク
ロック回路１２のクロック周期をマイクロプロセッサ回
路１０の指示に基づいて変換し、このクロック制御回路
１１のクロックによって、マイクロプロセッサ回路１０
が、上位インタフェース回路１３および下位インタフェ
ース回路１４を制御するようにしたものである。
１３および下位インタフェース回路、１４と、これらを
制御するマイクロプロセッサ回路１０とからなる周辺制
御装置１において、クロック制御回路１１を設けて、ク
ロック回路１２のクロック周期をマイクロプロセッサ回
路１０の指示に基づいて変換し、このクロック制御回路
１１のクロックによって、マイクロプロセッサ回路１０
が、上位インタフェース回路１３および下位インタフェ
ース回路１４を制御するようにしたものである。
第１図において、通常は、マイクロプロセッサ回路１０
は、クロック制御回路１１に対して、通常のクロック周
期（例えば１００ｎｓ）を指示する。これによって、ク
ロック制御回路１１は、クロック回路１２からのクロッ
ク周期を分周することなく、そのままマイクロプロセッ
サ回路１０にクロックとして供給する。
は、クロック制御回路１１に対して、通常のクロック周
期（例えば１００ｎｓ）を指示する。これによって、ク
ロック制御回路１１は、クロック回路１２からのクロッ
ク周期を分周することなく、そのままマイクロプロセッ
サ回路１０にクロックとして供給する。
ここで、例えば、下位インタフェース回路１４における
低速の制御用レジスタの読み出しを行う場合には、マイ
クロプロセッサ回路１０は、クロック制御回路１１に対
して、低速クロック周期（例えば２００ｎｓ）の指示を
与える。これによってクロック制御回路１１は、クロッ
ク回路１２からのクロック周期を変換（上側の場合は２
分周）して、マイクロプロセッサ回路１０に供給する。
低速の制御用レジスタの読み出しを行う場合には、マイ
クロプロセッサ回路１０は、クロック制御回路１１に対
して、低速クロック周期（例えば２００ｎｓ）の指示を
与える。これによってクロック制御回路１１は、クロッ
ク回路１２からのクロック周期を変換（上側の場合は２
分周）して、マイクロプロセッサ回路１０に供給する。
マイクロプロセッサ回路１０では、このクロックによっ
て、上述の下位インタフェース回路１４における低速の
制御レジスタの読み出しを行う。
て、上述の下位インタフェース回路１４における低速の
制御レジスタの読み出しを行う。
上位インタフェース回路１３における、低速の制御用レ
ジスタの読み出し等を行う場合の動作も、同様である。
ジスタの読み出し等を行う場合の動作も、同様である。
本実施例における周辺制御装置では、低速メモリまたは
低速レジスタのアクセスを行うときは、このようにして
、マイクロプロセッサ回路１０の指示によって、クロッ
ク制御回路１１においてクロックの低速化を行うので、
マイクロプロセッサ回路１０に対してつλイトの指示を
行うことなく、アクセスすることができる。
低速レジスタのアクセスを行うときは、このようにして
、マイクロプロセッサ回路１０の指示によって、クロッ
ク制御回路１１においてクロックの低速化を行うので、
マイクロプロセッサ回路１０に対してつλイトの指示を
行うことなく、アクセスすることができる。
以上説明したように本発明の周辺制御装置によれば、マ
イクロプロセッサ回路からクロック周期を指示すること
によって、所要のクロック周期とすることができるので
、低速メモリまたは低速レジスタにアクセスする際、ウ
ェイトのための別の複雑なハードウェアからなるウェイ
ト制御回路等を設ける必要がない。
イクロプロセッサ回路からクロック周期を指示すること
によって、所要のクロック周期とすることができるので
、低速メモリまたは低速レジスタにアクセスする際、ウ
ェイトのための別の複雑なハードウェアからなるウェイ
ト制御回路等を設ける必要がない。
また、低速の制御用メモリまたは制御用レジスタのサイ
クルに合わせて、マイクロプロセッサのクロック周期を
定める必要がないので、高速メモリまたは高速レジスタ
が、低速メモリまたは低速レジスタと混在しているよう
な装置の高速化を図ることができる。
クルに合わせて、マイクロプロセッサのクロック周期を
定める必要がないので、高速メモリまたは高速レジスタ
が、低速メモリまたは低速レジスタと混在しているよう
な装置の高速化を図ることができる。
第１図
（タト官す ｇ）
第１図は本発明の一実施例を示すブロック図である。
１−周辺制御装置、１０−マイクロプロセッサ回路、１
１−クロック制御回路、１２・−クロック回路、１３−
・上位インタフェース回路、１４−・下位インタフェー
ス回路。 出願人 日 本 電 気 株式会社 代理人 弁理士 高 橋 勇
１−クロック制御回路、１２・−クロック回路、１３−
・上位インタフェース回路、１４−・下位インタフェー
ス回路。 出願人 日 本 電 気 株式会社 代理人 弁理士 高 橋 勇
Claims (1)
- （１）、外部回路と接続する上位インタフェース回路お
よび下位インタフェース回路と、これらを制御するマイ
クロプロセッサ回路とを備えた周辺制御装置において、 前記マイクロプロセッサ回路に、クロック回路から出力
されるクロック信号の周期を前記マイクロプロセッサ回
路の指示に基づいて変換するクロック制御回路とを設け
、 該クロック制御回路のクロックによって前記マイクロプ
ロセッサ回路が前記上位インタフェース回路および下位
インタフェース回路を制御することを特徴とした周辺制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164743A JPH0454615A (ja) | 1990-06-22 | 1990-06-22 | 周辺制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164743A JPH0454615A (ja) | 1990-06-22 | 1990-06-22 | 周辺制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454615A true JPH0454615A (ja) | 1992-02-21 |
Family
ID=15799067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164743A Pending JPH0454615A (ja) | 1990-06-22 | 1990-06-22 | 周辺制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454615A (ja) |
-
1990
- 1990-06-22 JP JP2164743A patent/JPH0454615A/ja active Pending
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