JP2683295B2 - 演算処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、外部にROM,RAMに代表される記憶装置を
周辺装置として拡張することができる演算処理装置に関
するもので、特に演算処理装置のシステムクロック発生
回路に係る。

〔従来の技術〕

演算処理装置は高速化が望まれている。しかし、マイ
クロコンピュータに代表される演算処理装置を使用した
システムを構成する場合、いくら高速の演算処理装置を
用いても、周辺機能が低速ならば、システム全体として
は、一番低速の周辺装置によって速度が規定され、演算
処理装置自体の高速性を無駄にしてしまう。一方、シス
テムのコストを考慮したとき、低速の周辺装置を使用し
なければならない場合も考えられる。

代表的な記憶装置であるROMおよびRAMを周辺装置とし
て拡張するとき、ROMもしくはRAMが、マイクロコンピュ
ータに対して速度が遅く、処理が間に合わない場合、単
にシステムクロックの速度を遅くするという方法が考え
られる。

また、マイクロコンピュータの機能として、外部から
必要なタイミングでクロックを停止させる機能を付加す
ることにより、その間に低速の周辺装置の処理を行おう
とする方法がある。

〔発明が解決しようとする課題〕

マイクロコンピュータに代表される演算処理装置に対
し、ROMおよびRAM等の記憶装置を周辺装置として拡張す
る場合において、周辺装置の速度が遅い場合、演算処理
装置の速度を落とさなければならない。しかし、処理実
行サイクル中で周辺装置とのやりとりをするタイミング
は決まっているので、単に速度を落とすだけでは、それ
以外も延ばしてしまい、演算処理装置の高速性を無駄に
する。

また、マイクロコンピュータの機能として、外部から
周辺装置のやりとりに必要なタイミングでクロックを停
止させることにより、その間に低速の周辺装置の処理を
行う方法では、外部に、タイミングを考慮した回路を追
加する必要がある。コストの問題から低速の周辺装置を
使用することが多いため、余分な外付け回路を付けるこ
とは、コスト軽減に対して矛盾する。

〔課題を解決するための手段〕

この発明の演算処理装置は、周辺装置として外部に記
憶装置を拡張可能な演算処理装置である。

そして、この演算処理装置は、つぎのような構成のシ
ステムクロック発生回路を備えている。このシステムク
ロック発生回路は、原発振クロックをカウントするタイ
ミング生成用カウンタと、このタイミング生成用カウン
タのカウント出力をデコードすることにより複数相のシ
ステムクロックを生成するシステムクロックデコーダ
と、複数相のシステムクロックの中の周辺装置との間の
やりとりに用いる周辺装置用システムクロックを一定期
間ハイ状態に保つためのシステムクロックタイミング延
長手段とを備え、 システムクロックタイミング延長手段において、複数
相のシステムクロックの中の周辺装置用システムクロッ
クの立ち上がり信号でタイミング生成用カウンタのカウ
ント出力を固定し、該カウント出力が固定されることに
よって周辺装置用システムクロックがハイ状態で固定さ
れ、かつ、複数相のシステムクロックのうちの周辺装置
用システムクロック以外の他の相のシステムクロックの
立ち上がり信号で任意に設定されたハイ期間延長用カウ
ント値のカウントを開始しそのカウントの終了に応答し
てタイミング生成用カウンタのカウント出力の固定を解
除することにより周辺装置用システムクロックを一定期
間ハイ状態に保つことを特徴とする。

〔作用〕

この発明の構成によれば、システムクロックタイミン
グ延長手段によって、周辺装置との間のやりとりに用い
るシステムクロックの立ち上がりに応答してタイミング
生成用カウンタのカウント出力を一時的に固定するの
で、その期間周辺装置との間のやりとりに用いるシステ
ムクロックの立ち下がりのタイミングを延長することが
できる。この際、システムクロックタイミング延長手段
がタイミング生成用カウンタのカウント出力を固定する
期間は命令によって任意に設定することができる。

特に、システムクロックデコーダで生成した複数相の
システムクロックの中の周辺装置用システムクロックの
立ち上がり信号により、自動的に周辺装置用システムク
ロックをハイ状態に固定し、また、複数相のシステムク
ロックのうちの周辺装置用システムクロック以外の他の
相のシステムクロックの立ち上がり信号により、自動的
に任意に設定されたハイ期間延長用カウント値のカウン
トを開始しそのカウントの終了に応答してタイミング生
成用カウンタのカウント出力の固定を解除することによ
り周辺装置用システムクロックを一定期間ハイ状態に保
つようにしているので、ハイ期間延長用カウント値を設
定するだけで、自動的にタイミング信号を検知して周辺
装置用システムクロックを一定期間ハイ状態に保持で
き、高速演算処理装置においても確実に制御することが
できる。

以上のように、周辺装置とのやりとりに用いるシステ
ムクロックの立ち上がりから立ち下がりまでの時間、つ
まり周辺装置とのやりとりに必要なタイミングの待ち時
間を命令によって任意に設定できるため、高速性を失う
ことなく、低速の周辺装置も使用できる。

〔実施例〕

以下、この発明の実施例を第１図および第２図を参照
しながら説明する。

実施例として、演算処理装置に備えられるシステムク
ロック発生回路の回路図を第１図に示し、システムクロ
ック発生回路の各部の実行タイミングを第２図に示す。
１回の処理実行サイクルには、S0,S1,S2,S3の４相のシ
ステムクロックがあり、システムクロックS0のハイ期間
がROMに対する読み込みタイミングで、システムクロッ
クS2のハイ期間がRAMに対する読み書きタイミングであ
る演算処理装置を例として説明する。外部にROMもしく
はRAMを周辺装置として拡張する場合、周辺装置の仕様
に合わせて最適な処理時間で、システムクロックS0,S2
のハイ期間の長さを変更できることが望まれる。これを
実現するために演算処理装置の中のシステムクロック発
生回路を第１図のような構成とする。

第１図において、1,2はそれぞれタイミング生成用の
フリップフロップで、これらは原発振クロックCKをカウ
ントするタイミング生成用カウンタを構成する。なお、
フリップフロップ１は原発振クロックCKの立ち上がりを
カウントし、フリップフロップ２は原発振クロックCKの
立ち下がりをカウントする。また、フリップフロップ1,
2はともにシステムクロックS0,S2がハイの期間を延ばす
ために、セット端子ｓおよびリセット端子ｒを有し、セ
ット端子ｓがローのときに出力Ｑがハイ（“1"）とな
り、リセット端子ｒがハイのときに出力Ｑがロー
（“0"）となり、各々この期間の原発振クロックCKの入
力は無効となる。通常のシステムクロック発生回路で
は、フリップフロップ1,2およびシステムクロックデコ
ーダのみの回路で４相のシステムクロックを生成してい
るため、特定の期間のみを延長することはできないが、
フリップフロップ1,2に上記のようなセットリセットの
機能を追加することによって、これに与える信号を制御
することで延長することができるのである。このリセッ
トのための信号つまりシステムクロックS0のハイの期間
を延長する信号がウェイト信号S0WAITであり、セットの
ための信号つまりシステムクロックS2のハイの期間を延
長する信号がウェイト信号S2WAITである。

３は４個のANDゲートからなるシステムクロックデコ
ーダであり、タイミング生成用カウンタであるフリップ
フロップ1,2のカウント出力をデコードすることにより
複数相、この例では４相のシステムクロックS0,S1,S2,S
3を生成する。

４はシステムクロックS0のハイ期間の延長用のカウン
タ、５はシステムクロックS2のハイ期間の延長用のカウ
ンタ、６はカウンタ４のスタート／ストップを制御する
フリップフロップ、７はフリップフロップ1,2の出力を
固定してシステムクロックデコーダ３の出力をシステム
クロックS0をハイの状態に固定するフリップフロップ、
８はフリップフロップ1,2の出力を固定してシステムク
ロックデコーダ３の出力をシステムクロックS2がハイの
状態に固定するフリップフロップ、９はカウンタ５のス
タート／ストップを制御するフリップフロップであり、
これらは４相のシステムクロックS0,S1,S2,S3の中の周
辺装置（ROM,RAM）との間のやりとりに用いるシステム
クロックS0,S2の立ち上がりに応答してフリップフロッ
プ1,2における原発振クロックCKのカウントを一時的に
無効にしてフリップフロップ1,2のカウント値を所定期
間一定に保つシステムクロックタイミング延長手段を構
成する。

上記のフリップフロップ６は、システムクロックS3の
立ち上がりで出力信号であるリロード信号S0RELOADをハ
イにし、システムクロックS1の立ち上がりでリロード信
号S0RELOADをローにする。フリップフロップ７は、シス
テムクロックS0の立ち上がりで出力信号であるウェイト
信号S0WAITをハイにし、カウンタ４からのオーバーフロ
ー信号S0overflowの立ち上がりでウェイト信号S0WAITを
ローにする。フリップフロップ８は、システムクロック
S2の立ち上がりで出力信号であるウェイト信号S2WAITを
ハイにし、カウンタ５からのオーバーフロー信号S2over
flowの立ち上がりでウェイト信号S2WAITをローにする。
フリップフロップ９は、システムクロックS1の立ち上が
りで出力であるリロード信号S2RELOADをハイにし、シス
テムクロックS3の立ち上がりでリロード信号S2RELOADを
ローにする。

カウンタ４は、内蔵のレジスタにデータをバスBUSを
介した命令によって任意に設定することができ、フリッ
プフロップ６からのリロード信号S0RELOADがローの期間
に内蔵のレジスタのデータがカウンタ自体にリロードさ
れ、リロード信号S0RELOADがハイの期間原発振クロック
CKによってにカウントダウンし、０になった時点でシス
テムクロックS0のハイの期間を延長するウェイト信号S0
WAITを解除するためのオーバーフロー信号S0overflowを
ハイにする。

カウンラ５は、同様に内蔵のレジスタにデータをバス
BUSを介した命令によって任意に設定することができ、
フリップフロップ９からのリロード信号S2RELOADがロー
の期間に内蔵のレジスタのデータがカウンタ自体にリロ
ードされ、リロード信号S2RELOADがハイの期間原発振ク
ロックCKによってにカウントダウンし、０になった時点
でシステムクロックS2のハイの期間を延長するウェイト
信号S2WAITを解除するためのオーバーフロー信号S2over
flowをハイにする。

つまり、リロード信号S0RELOAD,S2RELOADがアクティ
ブの状態では、レジスタの値が常にカウンタ4,5にそれ
ぞれ与えられ、カウンタ4,5は原発振クロックCKによっ
て動作しない。これを利用して、リロード信号S0RELOA
D,S2RELOADのタイミングによって、カウンタ4,5のスタ
ート，ストップの制御が行われる。

なお、上記カウンタ4,5は各々内蔵のレジスタの設定
値を読み出すことも可能である。

フリップフロップ1,2は、原発振クロックCKおよびフ
リップフロップ7,8からのウェイト信号S0WAIT,S2WAITに
よって出力を（0,0）、（0,1）、（1,1）、（1,0）の何
れかに変化させる。システムクロックデコーダ３は、フ
リップフロップ1,2の出力が（0,0）でかつシステムクロ
ックS3がローのときにシステムクロックS0をハイにし、
フリップフロップ1,2の出力が（0,1）でかつシステムク
ロックS0がローのときにシステムクロックS1をハイに
し、フリップフロップ1,2の出力が（1,1）でかつシステ
ムクロックS1がローのときにシステムクロックS2をハイ
にし、フリップフロップ1,2の出力が（1,0）でかつシス
テムクロックS2がローのときにシステムクロックS3をハ
イにする。

ここで、フリップフロップ1,2を制御するウェイト信
号S0WAIT,S2WAITおよびカウンタ4,5のスタート，ストッ
プを制御するリロード信号S0RELOAD,S2RELOADのタイミ
ングについて第２図を参照しながら説明する。

第２図（ａ）〜（ｍ）は第１図の各部のタイミング図
を示す。第２図では、システムクロックS0のハイ期間を
５倍に、システムクロックS2のハイ期間を３倍に延ばし
た時の、原発振クロックCKと、システムクロックS0〜S3
と、リロード信号S0RELOADと、ウェイト信号S0WAITと、
リロード信号S2RELOADと、ウェイト信号S2WAITと、カウ
ンタ４のカウント値S0COUNTと、オーバーフロー信号S0o
verflowと、カウンタ５のカウント値S2COUNTと、オーバ
ーフロー信号S2overflowとをそれぞれ示している。

フリップフロップ1,2を制御するウェイト信号S0WAIT,
S2WAITのタイミングは、同じクロックが２度出たり、他
のシステムクロックに影響しないように注意して、シス
テムクロックデコーダ３が自分自身で発生させたシステ
ムククロックS0の立ち上がりによってフリップフロップ
７にセットし、ウェイト信号S0WAITをアクティブにす
る。同じく、システムクロックデコーダ３が自分自身で
発生させたシステムクロックS2の立ち上がりによってフ
リップフロップ８にセットし、ウェイト信号S2WAITをア
クティブにする。ウェイト信号S0WAITがアクティブにな
っているときにおいて、カウンタ４は、スタート状態で
設定された値を原発振クロックCKによってカウントした
後、オーバーフロー信号S0overflowを発生してフリップ
フロップ７をリセットし、ウェイト信号S0WAITをノンア
クティブにする。また、ウェイト信号S2WAITがアクティ
ブになっているときにおいて、カウンタ５は、スタート
状態で設定された値を原発振クロックCKによってカウン
トした後、オーバーフロー信号S2overflowを発生してフ
リップフロップ８をリセットし、ウェイト信号S2WAITを
ノンアクティブにする。

つぎに、カウンタ4,5のスタート，ストップを制御す
るリロード信号S0RELOAD,S2RELOADのタイミングについ
ては、リロード信号S0RELOADは、前の相のシステムクロ
ックS3の立ち上がりでフリップフロップ６をセットし、
スタート状態とする。また、次の相のシステムクロック
S1の立ち上がりでフリップフロップ６をリセットし、ス
トップ状態とする。また、リロード信号S2RELOADは、前
の相のシステムクロックS1の立ち上がりでフリップフロ
ップ９をセットし、スタート状態とする。また、次の相
のシステムクロックS3の立ち上がりでフリップフロップ
９をリセットし、ストップ状態とする。

なお、カウンタ4,5は、原発振クロックCKの立ち下が
りのみで動作するので、カウンタ4,5に設定する値は、S
0側には２を、S2側には１を設定することによって、設
定値の２倍に１を加えた長さだけ延長することができ
る。

〔発明の効果〕

この発明の演算処理装置によれば、システムクロック
デコーダで生成した複数相のシステムクロックの中の周
辺装置用システムクロックの立ち上がり信号により、自
動的に周辺装置用システムクロックをハイ状態に固定
し、また、複数相のシステムクロックのうちの周辺装置
用システムクロック以外の他の相のシステムクロックの
立ち上がり信号により、自動的に任意に設定されたハイ
期間延長用カウント値のカウントを開始しそのカウント
の終了に応答してタイミング生成用カウンタのカウント
出力の固定を解除することにより周辺装置用システムク
ロックを一定期間ハイ状態に保つようにしているので、
ハイ期間延長用カウント値を設定するだけで、自動的に
タイミング信号を検知して周辺装置用システムクロック
を一定期間ハイ状態に保持でき、高速演算処理装置にお
いても確実に制御することができる。

したがって、ROMおよびRAMに代表される記憶装置を周
辺装置として外部に拡張したとき、その周辺装置の速度
にあわせて、周辺装置とのやりとりに用いるシステムク
ロックの立ち上がりから立ち下がりまでの長さをのみを
命令によって任意に設定することができ、ROM、RAM等の
記憶装置にアクセスするタイミングのみを延長して低速
の周辺装置のアクセスを可能とし、かつ高速アクセス性
能を損なうことがない。

【図面の簡単な説明】

第１図はこの発明の実施例のシステムクロック生成回路
を示す回路図、第２図はシステムクロック生成回路の各
部のタイミング図である。 1,2……フリップフロップ（タイミング生成用カウン
タ）、３……システムクロックデコーダ、4,5……カウ
ンタ（システムクロックタイミング延長手段）、６〜９
……フリップフロップ（システムクロックタイミング延
長手段）

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】周辺装置として外部に記憶装置を拡張可能
   な演算処理装置であって、 原発振クロックをカウントするタイミング生成用カウン
   タと、このタイミング生成用カウンタのカウント出力を
   デコードすることにより複数相のシステムクロックを生
   成するシステムクロックデコーダと、前記複数相のシス
   テムクロックの中の前記周辺装置との間のやりとりに用
   いる周辺装置用システムクロックを一定期間ハイ状態に
   保つためのシステムクロックタイミング延長手段とを備
   え、 前記システムクロックタイミング延長手段において、前
   記複数相のシステムクロックの中の周辺装置用システム
   クロックの立ち上がり信号で前記タイミング生成用カウ
   ンタのカウント出力を固定し、該カウント出力が固定さ
   れることによって前記周辺装置用システムクロックがハ
   イ状態で固定され、かつ、前記複数相のシステムクロッ
   クのうちの前記周辺装置用システムクロック以外の他の
   相のシステムクロックの立ち上がり信号で任意に設定さ
   れたハイ期間延長用カウント値のカウントを開始しその
   カウントの終了に応答して前記タイミング生成用カウン
   タのカウント出力の固定を解除することにより前記周辺
   装置用システムクロックを一定期間ハイ状態に保つこと
   を特徴とする演算処理装置。