JPH03250234A - マイクロプロセッサシステム及びマイクロプロセッサシステム内におけるデータ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイレクト・メモリ・アクセス制御を行つコブ
ロセッサ並ひにそのコプロセッサを利用するデータ転送
制御技術に関し、例えばデータチエイン転送に適用［、
て有効な技術に関するものである。

〔従来技術〕

従来、メモリ間又はメモリと入出力回路の間でデータ転
送を行うとき、マイクロプロセツサ（以下率ＫＭＰＵと
も記す）の負担を軽減［７てデータ転送効率を向上させ
るＫは、ダイレクト・メモリ・アクセス（以下単にＤ　
ｂｉ　Ａとも記す）コントローラを用いることができる
。このＤＭＡコントローラは、ＭＰＵＫ代わってデータ
転送制御を行うものであり、データ転送チャネルを構成
するために、転送先アドレス、転送元アドレス、転送語
数、転送動作のイネーブルビット、さらにメモリ間又は
メモリと入出力回路間などのデータ転送形態や転送動作
モードなどを特許するためのレジスタセットなどを有す
る。従来そわらのレジスタセットに対するデータの初期
設定ｒＩ′ｉＭＰＵが行なうようになっており、初期設
定が行わｆ′した後に、ＭＰＴＪがＤＭＡコントローラ
のステータスレジスタにデータ転送動作のイネーブルピ
ットを書き込むことにより、ＬＩＭＡコントローラはメ
モリ間でのデータ転送制御を開始し、或いは外部入出力
回路なとからのデータ転送要求を待ってデータ転送制御
を行なう。

尚、ＤＰｖｉＡコントローラについて記載された文献の
例と［、ては［日経エレクトロニクスＪ（１９８２年８
月２日発行）Ｐ、１２９〜Ｐ、　１５８がある。またＤ
ＭＡコントローラの機能を１チツプマイコンに内蔵され
ることについては、米国特許出ＭＳｅｒ−ｊａＪｆｆｉ
８３６，４２１　ＶＣ記載されている。さらに、ＣＰＵ
とコプロセッサとが同時に命令７エツチ。

解読する制御方式については、１９８５年１２月・オー
ム社発行「マイクロコンピュータハンドブック」のＰ、
２０８〜Ｐ、２０９［己載されている。

〔発明が解決しようとする課題〕

従来のＤＭＡコントローラに対するデータ転送制御条件
や動作モードの初期設定は、上述の様にＭＰＵが行って
いたので、ＭＰＵがその都度データ転送命令もしくはス
トア命令などを一々実行しなければならない。例えは、
初数のデータフロックを効率良く転送するためにデータ
チエイン転送などを行う場合、多数用意［、たバッファ
領域を、ポインタと（−１て機能する記述子によって次
々と連結させるためのデータ転送制御テーブルを＋■、
　Ｐ　［Ｊが所定のメモリ上に形成する。このデータ転
送制御テーブルに含まれる個々の記述子はデータの転送
元又は転送先アドレスを示すバッファポインタ、転送語
数、次の記述子領域のアドレスを示すチエインポインタ
及び上記バッファ′＠域の状態を示すステータスなどを
含む。例えｄ％Ｄ　ｋｉ　Ａコントローラがサポートす
るデータチエイン機能を用いないで、このデータチエイ
ン転送を行う場合、即ちＤＭＡコントローラの単一ブロ
ック転送機能のみを使って、データチエイン転送を行う
場合ＭＰＵは、データ転送制御テーブルを形成した彼、
そのデータ転送制御テーブルの中の所定の記述子に含ま
れる情報を読み込み、こｆ″ＬをＤＭＡコントローラに
初期設定する。ＤＭＡコントローラはこの初期設定され
た情報に従って所定のバッファ領域忙データ転送を開始
【２、所定の転送語数に達すると、こ？−ｉＤＭＡコン
トローラがＭＰＵｖｃ通知する。

この時、ＭＰＵｆ１次のバッファ領域を示す記述子の先
頭アドレスに従って次の記述子の情報ｆＤＭＡコントロ
ーラＫｅ足する。

このように、データチエイン転送を行う場合ＭＰＵはデ
ータ転送制御テーブルの情報などをＤＭＡコントローラ
に設定するためのデータ転送命令やストア命令などをそ
の都度実行しなければならない。＆Ｉ　Ｐ　Ｕ　Ｋよる
ＤＭＡコントローラの初期設定は、データチエイン転送
に限らずその他のデータ転送モードにおいても必要とさ
れる。

ＭＰＵＫよる上記データ転送命令やストア命令の冥行け
ＭＰＵの負担をｌｉ＜Ｌ、マイコンシステムにおけるデ
ータ転送効率を実質的に低下させる要因になっているこ
とが本発明者の慣討によって明らかＫなった。

さらｉ’ｌ：ＤＭＡコントローラがサポートするデータ
転送制御形態もしくはデータ転送モードはそのハードウ
ェアによって予め決足されており、その範囲でデータ転
送モードを選択するためのモードレジスタが設けられて
いるに過ぎない。これにより、従来のＤＭＡコントロー
ラはデータ転送？！１１１＃態様に対する選択性という
点で柔軟性に欠けていることが本発明者の検討によって
明らかになった。

本発明の目的は、ダイレクト・メモリ・アクセス制御に
よるデータ転送制御条件の設定にかかる時間を短縮する
ことができるＤＭＡコントローラ（以下、データ転送制
御用のコプロセッサ又は率にコプロセッサとも記す。）
及びデータ転送制御方式を提供することにある。

ま九、本発明の別の目的は、データ転送制御態様に対す
る選択性という点で柔軟性をもったデータ転送制御用の
コプロセッサ及びデータ転送制御方式を提供することに
ある。

本発明の前記ならびにそのほかの目的と新規な特徴につ
いては本明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
ｆｗＩ率に説明すれば下記の通りである。

すなわち、コプロセッ＋！Ｉｎｃ、データ転送チャ坏ル
を構成可能なダイレクト・メモリ・アクセス制［有］用
のレジスタセットを設け、前記レジスタセットに悄＠ｆ
ｒ設定するためのロート台管と、前記レジスタセットに
設定された４＊徹に従ってダイレクト・メモリ・アクセ
スｌ！′１１＃を実行させるためのデータ転送命令とを
上記コプロセッサがＭＰＵ（ホストブロセッｔ）を介さ
ずに直接実行可能に構成づ九る。

本発明によるコプロセッサを用いたデータ転迭でに、コ
プロセッサがロード命令を７エツチ〔７賽行することに
より上記ダイレクト・メモリ・アクセス制御用のレジス
タセットにデータ転送制御情報を設定１−１次いで、コ
プロセッサがデータ転送命令をスエッチし、実行するこ
とにより、前記レジｘｐセットの情報に従ったダイレク
ト・メモリ・アクセス制御を行うものである。

このとき、入出力回路など外部からのデータ転送要求信
号に従ってデータ転送動作を行うには、フェッチしたデ
ータ転送命令に基づくデータ転送動作の開始を外部から
のデータ転送要求信号があるまで待つようなデータ転送
命令を採用すればよい。

本発明によるコブロセッ″！７がデータチエイン転送を
行う場合には、１ず、データ転送制＠情報と次のデータ
転送料＃情報の所在を示すチエイン情報とを含む記述子
をポインタとして、複数のバッファ領域を次々に連結さ
せるためのデータ転送制御テーブルをＭ　Ｐ　Ｕが形成
する。その佼コプロセッサは、そのデータ転送制御テー
ブルをアクセス【−て所定の記述子を読み込むと共に、
読み込んだ記述子に含まわるチエインポインタの情報を
ワークレジスタに保持Ｅ２、バッファ領域を次の領域に
切り換えるときには、そのワークレジスタが保有するチ
エインポインタの情報に基づいて、切り換えるべきバッ
ファ領域′ｆｒ特定する次の記述子をデータ転送制御テ
ーブルから読み込むようにする。

〔作用〕

上記した手渡によｆ′１は、夕”イレクト・メモリ・ア
クセスＩＪ　＃　機能を待ち、フェッチしたコプロセッ
サ命令を解読して実行するコプロセッサは、自ら命令を
実行ｊ２てデータ転送制御条件の初期設足會し、ｋｘＰ
Ｕのようなプロセッサからデータ転送制御条件の設定を
受けなくても揖むようＫなり、こｆｌＶＣより、タイレ
°クト・メモリ・アクセス制御によるデータ転送制御条
件の設定にかかる時間の短縮を達成するものである。

又、上記コプロセッサは、実行すべきデータ転送命令の
内容に従ってデータ転送制御態様を決足することにより
、選択可能なデータ転送制御態様に対し７て柔軟性を得
る。

〔実施例〕

第２図には本発明の一実施例に係るコプロセッサ１を利
用したシステム構成例が示される。

同図に示されるコプロセッサ１は、従来のＤＭＡコント
ローラに換えて用いることができるＤＭＡ転送制御用の
コプロセッサである。コプロセッサ１は、システム全体
の制ａを司るＭＰＵ２．メモリ３、及び代表的に示され
たシリアル・コミーニケーシ１ン・インタフェース・コ
ントロールノような入出力回路５などと共にマイクロコ
ンヒュータシステムを構成する。上記メモリ３にばＭｌ
’Ｕ命令、コプロセッサ命令及び転送対象となるデータ
等が記憶これでいる。

コプロセッサ命令はＭ）’［１命令に混在されて記述さ
れており、プロクラムから見ると、コプロセッサ１はＭ
ＰＵ２の一部とみなせるコプロセッサ１及びＭＰＬＩ２
は、％に制限されないが、コプロセッサ命令及びＭＰＵ
命令の区別なく命令をフェッチする。コプロセッサ１け
、フェッチした命令がコプロセッサ命令であるか否がを
監視し、上記フェッチした命令がコプロセッサ命令であ
る場合にのみその命令を実行する。同様にＭＰＵ２は、
フェッチした命令がＭＰＵ命令であるか否かを監視し、
上記フェッチし次命令がＭＰＵ命令である場合にのみ命
令を実行する。

：ｌｌＦ　７’　Ｃｌ　セッサ１及びＭＰＵ２Ｈ共にバ
スマスタとされ、バスアービタ６がコプロセッサ１とＭ
ＰＵ２の相互間でバス権の調停を行う。コプロセッサ１
はバス権の取得を要求するときにバスリクエスト信号Ｂ
）ｔＥＱｌをアサートし、また、ＭＰＵ２はバス権の椴
得を要求する場合にバスリクエスト信号ＢＲＥＱ２’ｔ
アサートする。バスアービタ６＃−１バスリク工スト信
号ＢＲＥ見１　、ＢＲＥＱ２の状態を監視し、双方のプ
ロセッサによるバスアクセスが競合しないように所定の
優先制御に従って、パスアクルッジ信号ＢＡＣＫＩ又Ｈ
ＢＡＣＫ２の何れか一部をコプロセッサ１又はＭＰＵ２
にアサートしてバス権を調停制御する。

第１図には前記コプロセッサｌの詳細な一例が示される
。このコプロセッサｌは、公知の半導体集積回路製造技
術によってシリコンのよりな１１ｖＡの半導体基板に形
成されている。

コプロセッサｌ＃′ｉ、ＤＭＡ転送用のレジスタセット
を含む実行部１１と、コプロセッサ命令を解読して実行
部１１ｔ−制御する命令制御部１０（！：を有する。

実行部１１は、ＤＭＡ転送用のレジスタセットとして、
データ転送制御清報をアクセスするときなどに利用され
るアドレスレジスタ２０．ＤＭＡ転送における転送先ア
ドレスや転送元アドレスの指足などに利用されるアドレ
スレジスタ２１Ａ、２１Ｂ。

転送語数を計数するためのバイトカウントレジスタ２２
．命令実行のための作業領域に利用されるワークレジス
タ２３．各櫨制＃情報が設定さハるコントロールレジス
タ２４などを有する。これらレジスタは内部データバス
２５を介して双方向データバッファ２６に結合されると
共に、アドレスレジスタ２０．２１Ａ、及び２１Ｂは内
部アドレスバス２７を介してアドレスバッファ２８［ｉ
続されている。また、双方向データバッフ７２６は、外
部データバスに、アドレスバッファ２８Ｆｉ、外部アド
レスバスにそれぞれ結合されている。そして前記レジス
タセッＮ７Ｃ設定されたアドレスやバイトカウント数に
対するインクリメントやデクリメントのようなアドレス
演算やその他データ演算などに利用されるＡＬＵ２９が
設けられている。

データレジスタ３０は、転送データを−時保持するため
九設けられる。例えばＩ　１０　ＣＩＲＣＵＩＴ５から
メモリ３ヘコプロセ、す１を経由してテークが転送され
る際、当該転送データが一時保持される。また、コプロ
セッサ１を経由せず、工１０ＣＩＲＣＵＩＴ５とメモリ
３との間で直接データ転送が行われる場合においても、
当該データを一時保持することができる。この−時保持
データはバスエラー発生時に利用可能である。

前記レジスタセットに含まれるアドレスレジスタ２０．
２１Ａ、及び２１Ｂやバイトカウントレジスタ２２など
ＨＤＭＡ転送に際してデータ転送チャネルを構成するこ
とになる。

前記命令制御部１０は、コプロセッサ命令を解読して、
前記実行部１１の所要レジスタセラ）［データ転送制御
情報を初期設足すると共に１設定された情報に基づいて
実行部１１ＫＤＭＡ転送制御を実行させるものである。

命令制御部１０には、特ＶＣＷＩＩＪ限されないが、マ
イクロプログラム制御が採用されており、所要の各種マ
イクロ命令系列によって構成されるマイクロプログラム
を格納したマイクロＲＯＭ１２が設けられている。マイ
クロＲＯＭ１２はマイクロアドレスデコーダ１３によっ
てアクセスされ、マイクロプログラムを構成するマイク
ロ命令が順次読み出される。コプロセッｖ１は、ＭＰＵ
２の命令フェッチサイクルに従ってデータバスに読み出
される命令をデータバッファ２６を介してインストラフ
シランレジスタ１６にフェッチする。フェッチされた命
令のオペレージ璽ンコードはマイクロアドレスコントロ
ーラ１７によって解読され、解読された情報がマイクロ
アドレスデコーダ１３に与えられる。マイクロアドレス
コントローラ１７は、インストラフシランレジスタ１６
にフェッチされた命令がコプロセッサ命令であるか否か
を監視する機能も有する。マイクロアドレスコントロー
ラ１７は、フェッチされた命令のオペレージ冒ンコード
に含まれる１ビツトの７ラグの”ｏ’ｔり＃−１ｔ″′
１″によって、ＭＰ［Ｊ命令かコプロセッサ命令かを判
断する。上記フラグを有する命令フォーマットは、その
−例としてＦｉｇ、３に示されている。マイクロアドレ
スコントローラ１７によって判別された命令がｓｉ　ｉ
’　Ｕ命令である場合には、マイクロアドレスデコーダ
１３によるマイクロ命令の選択動作を全て非選択とする
情報がマイクロアドレスデコーダ１７から出力される。

インストラフシランレジスタ１６にフェッチされる命令
のつちコプロセッサ命令たけが以下に説明する様に実行
きれる。コプロセッサ命令がフェッチされると、コプロ
セッサ命令のオペレージ目ンコードに対する解読結果が
マイクロアドレスデコーダ１３に与えられ、これをマイ
クロアドレスデコーダ１３がデコードすることにより、
そのコプロセッサ命令を実行するための一連のマイクロ
命令群の先頭のマイクロ命令がマイクロＲＯＭ１２から
読み出される。コプロセッサ命令に対応する一連のマイ
クロ命令群のうち第２番目以降のマイクロ命令は、直前
に読み出されたマイクロ命令のネクストアドレスフィー
ルドのコード情報が前記マイクロアドレス：２７ト０−
２１７に与えらｈることＫよって指示される。このよう
にしてＩ１１次マイクロＲＯＭ１２から読み出されるマ
イクロ命令は図示しないマイクロ命令ラッチやマイクロ
命令レジスタを介してマイクロインストラクションデコ
ーダ’１８に供給される。マイクロインストラクション
デコーダ１８１これに供給されるマイクロ命令を解読し
て冥行部１１等に各種制御信号を与える。

プログラムカウンタ３２Ｂは、マイクロインストラクシ
ョンデコーダ］８の出力信号融３１Ｖｃ接続されるとと
もに、内部バス３３を介してアドレスバッファ２８に接
続されている。プログラムカウンタ３２Ｂがアドレスバ
ッファ２８からの情報によって制御されることにより、
ＭＰＵ２内に設けられたプログラムカウンタ（図示せず
）の更新と、上記コプロセッサ１内のプログラムカウン
タ３２Ｂの更新とが同期してなされ得る。

Ｆｉｇ、　９は、コプロセッサ１とＭ　Ｐ　Ｕ　２の動
作フローを示している。

コプロセッサ１とＭＰＵ２は同時に命令を７エツチしく
ステップＣＢｘ、Ｍ８１）、それぞれ。

自己の実行すべき命令か否かを判断する（ステップＣ８
２，ｂｈ８２）。ＭＰＵ２の命令である場合には、ＭＰ
し２は当該命令を実行しくステップＭＳ３）、その恢、
ＭＰＵ２円のプログラムカウンタの値を更新（，２（ス
テップＭＳ４）、その更新値つまり、次の命令アドレス
に基ついて次命令をアクセスする（ステップＭＳ５）。

コプロセッサ１においては、自己の命令ではないので、
フェッチさｈｆｃ命令の実行は行われない。但し、プロ
グラムカウンタ３２Ｂの値ヲ、上記ステップＭＳ４によ
って艷ｔされ７ｙＭＰＵ２内のプログラムカウンタの値
と一致させるための処理が行われる（ステップＣ８６）
。すなわち、上記ステップＭ８５においてアドレスバス
上に送出された命令アドレスが、プログラムカウンタ３
２Ｂに取り込まれる。

上記ステップＭＳ５に応答してフェッチされた命令がコ
プロセッサ１の命令である場合［は、コプロセッサ１は
当該命令を実行しくステップＣ８３）、その後、プログ
ラムカウンタ３２Ｂの値を更新する（ステップＣ８４）
。この更新によって得られた命令アドレスに基づいて次
命令がアクセスされる（Ｃ８５）。ｋｌ　Ｐ　Ｕ　２に
おいては、自己の命令ではないのでフェッチされた命令
の実行に行われない。但し、上記ステップＣ８６と同様
の処理が行われる（ステップＭＳ６）。

なお、上記実施例では、コプロセッサ１とＭＰＵ２がと
もにプログラムカウンタを肩する場合において両プログ
ラムカウンタを用いる場合を説明し、たが、いずれか一
方のブロクラムカウンタを共用することも可能である。

例えは、ＭＰ（Ｊ２のプログラムカウンタが共用される
場合には、コプロセッサ１の命令の実行が終了したこと
を示す信号をｋｌ　Ｐ　ＴＪ　２が受信することに応じ
てＭＰＵ２内のブロクラムカウンタの値が更新される。

第１図においてコントローラ１９はアドレスストローブ
信号ＡＳ、データストローブ信号ＤＳ及びリード／ライ
ト信号Ｒ／Ｗ等の入出力制御、前記バスリクエスト信号
ＢＲＥＱＩや主プロセツサ２に対する割込み信号ＩＲＱ
の出力制御、また、前記パスアクルッジ信号ＢＡＣＫＩ
　Ｋ基づくバス権の調停結果の監視を行う。さらにコン
トローラ１９は、ＤＭＡ転送要求信号ＤＲＥＱＫ基づい
て入出力回路５などによるＤＭＡ転送喪求を監視する。

時にこのコントローラ１９は、Ｌ）ＭＡ転送委求信号Ｄ
ＲＥＱのアサート状態を検出すると、マイクロフローを
分岐させたつするための条件信号ＴＳをマイクロアドレ
スコントローラ１７に与える。この条件信号ＴＳは、入
出力回路５などからのデータ転送要求を待ってＤＭＡ転
送を開始するときに利用される。尚、この機能について
は後で詳述する。

ここでＤＭＡ転送制御を行うコプロセッサ１は、少なく
とも、前記実行部１１の所要レジスタセットにデータ転
送制御情報を初期設定するためのロード命令と、レジス
タセットに設定された情報に基づいて実行部１１ＶＣＤ
ＭＡ転送制御を実行させるためのデータ転送命令を実行
可能になっている。

前記レジスタセットに対する初期設定動作はロード命令
の自答によって任意に決定される。例えば初期設定すべ
き情報がメモリ３上のデータ転送制御テーブルに予め形
成されているときＫは、ロード命令のオペランドアドレ
ス指定フィールドに含着れるメモリアドレスからデータ
を所要のレジスタにロードしたり、また、当該命令に含
まれるイミディエート値を直接所要レジスタにロードし
。

たりすることもできる。

前記レジスタセットに対する初期設定の動作を以下に説
明する。先ず、ＭＰＵ２の命令フェッチサイクルに従っ
てデータパスニ読み出される命令を同時にＭｌ’Ｕ２．
コプロセッサ１がフェッチする。フェッチされた命令が
例えば、コプロセッサ命令だった場合、この命令に含ま
れるオペランドアドレス指定フィールドの情報がアドレ
スレジスタ２０に設定される。つ甘り、ソースアドレス
。

ディスティネーションアドレス及び転送語数などのデー
タ転送制御情報が記憶されているメモリ３内の領域の先
頭アドレスがアドレスレジスタ２０に設定される。次に
この先頭アドレスに基づいて、上記データ転送制御情報
がメモリ３から読み出される。メモリ３から出力された
ソースアドレス。

ディスティネーシランアドレス及び転送語数は、それぞ
れアドレスレジスタ２１Ａ、２１Ｂ及びバイトカウント
レジスタ２２に格納される。

本発明によれは上記のよう九、コプロセッサによってレ
ジスタセットの初期設定が行われる。従って、ＭＰｔＪ
２が上記レジスタセントに対する初期設定を行う場合と
較べてメモリ３から出力され、上記設定動作の高速化を
図ることができる。すなわち、ＭＰｔＪ２が上記初期設
定を行う場合には、所定のレジスタへ設定されるンース
アドレス、ディスティネーシ胃ンアドレス及び転送語数
などをＭＰｔＪ２に一時保持する動作及びＭＰＵが一時
保持していたソースアドレス、ディスティネーシランア
ドレス及び転送語数などの初期値をコプロセッサＩＫ転
送する動作が必要となるが、本発明に従うと、これらの
動作が不要になる。

コプロセッサＩＫよるＤＭＡ転送制御態様はデータ転送
命令の内容によって任意に決定される。

例えば当該データ転送命令のオペレーションコードの種
類により、データのブロック転送やデータチエイン転送
、或いはメモリ間又はメモリと人出力回路間でのデータ
転送を行ったりすることができる。

コプロセッサＩＶＣよるデータ転送１作は、ＭＰＵ命令
とコプロセッサ命令が混在されて記述されているプログ
ラム内の記述づｆ′Ｌ７Ｉｉ：命令の順番に従ってデー
タ転送動作を行う態様と、外部からのデータ転送要求に
従ってデータ転送動作を開始する動作Ｕ様の２通りに大
別される。

例えば前者の場合の命令実行フローは、第４図に示され
るように、ＭＰＵ２が所定のＭＰＵ命令ＭＩＩを実行（
７た後の命令がコプロセッサ命令である場合、コプロセ
ッサ１は先ずロード命令ＬＩを実行１−て内部のデータ
転送チャネル構成用レジスタセットを初期設定し、これ
に続いてデータ転送命令ＴＩを実行する。このデータ転
送命令の実行を終了すると、この後に記述されているＭ
ＰＵ命令ＭＩ　２に従って、ＤＭＡ転送された情報の処
理などを行う。このような命令実行フローに即したプロ
グラムＫＦｉ、例えば第５図（Ａ）Ｋ示されるように命
令の実行Ｉ＠に従ってコプロセッサ１用のロード命令や
データ転送命令を配置した構造を採用しまたり、また、
第５図（Ｂ）に示されるようＶＣＭＰＵ命令上にジャン
プ詰合を配置し、同図に示さｈる矢印に従って上記ジャ
ンプ會令による分岐先にコプロセッサ１用のロート命令
やデータ転送命令を配ｆＩＩＬ、その後に前ｉピジャン
プ桔令の次に詰合実行フローを戻すためのリターン命令
を配置する構造を採用することができる。

−万、外部からのデータ転送要求に従ってデータ転送動
作を開始する場合の命令実行７０−は、第６図に示さｈ
るように、Ｎ）’Ｕ２か所定のＭＰＵ命令Ｍｌｌ’を実
行した後、次の命令がコプロセッサ命令である場合、コ
プロセッサ１は先ずロード命令ＬＩ′ｆｒ実行して内部
のデータ転送チャネル構成用レジスタセットを初期設定
［７、こ九に続いてデータ転送命令ＴＩをフェッチする
。この命令を７区ツチし７た後は、データ転送要求があ
るまでＭＰＵ２がバスの優先権を獲得してＭＰＵ命令Ｍ
Ｉ２’を実行する。その間コプロセッサ１けデータ転送
要求がある管でデータ転送命令’１’　１　）実行を待
ち状態にする。ここでマクロ命令であるデータ転送命令
ＴＩの実行はマイクロ命令である単位転送命令ｔｉ１．
ｔｉ２．ｔｒ３の実行に相当するとみなせる。

データ転送要求がＩｌｏ　ＣＩＲＣＵＩＴ４等から送ら
れてくると、コプロセッサはＭＰＵ耐令Ｍ１２の実行終
了を待って、単位データ転送命令ｔｉｌを実行に移丁。

コプロセッサ１が所定の転送語数を転送し終わると、Ｍ
ＰＵ２がＭＰＵ命令ｋｌ１３’を実行する。新たにデー
タ転送要求が発生すると、現在実行中のＭＰＵ命令ＭＩ
３’の実行終了を待って、単位データ転送命令ｔｉ２が
実行される。

つまり、データ転送要求があるごとにＤＭＡ転送動作が
そのＳ度実行される。

データ転送命令に従ったＤＭＡ転送動作を開始するまで
のコプロセッサ１の待ち状態は、例えば、ノンオペレー
ジ鵞ンを指示するマイクロ命令を繰り返し実行するよう
なループ状態を作り出すことによって得られる。この状
態はデータ転送要求に応じてアサートされる条件信号Ｔ
ＳＫより解除され、解除されると、データ転送命令に従
ったＤＭＡ転送の食めのマイクロフローに分岐される。

データ転送動作を終了すると、ＭＰＵ２ＶＣ割り込み信
号ＩＲＱをアサートして、ＭＰＬＩＫ％ＤＭＡ転送され
た情報の処理などに分岐させるための割り込み処理ルー
チン金実行させる。このときの分岐先アドレスは、コプ
ロセッサ１から出力されるベクタなとＫよって指示さす
るようＫなり゛ている。

このようなデータ転送動作に用いるデータ転送命令は、
例えば第７図に示されるように、外部データ転送要求に
応じてＤＭＡ転送を開始し、指示語数のデータ転送終了
後に割り込み信号ＩＲＱをアサートする処理内容を指示
するようにされる。尚、この態様におけるプログラム構
造も第５図（Ａ）及び（Ｂ）Ｋ示される構造にすること
ができる。

本発明のデータ転送方式によれば、コプロセッサがＭＰ
Ｕに代って上記ロード命令、データ転送命令を実行する
ためＭＰＵの負荷が軽くなる。さらに上記ロード命令及
びデータ転送命令の実行中、ＭＰＵ内のワーキングレジ
スタ等の内容を退避させる必要がないから退避＠作及び
り元動作の時間が必要とされない。従ってマイクロコン
ビ、−タンステムにおけるデータ転送効率の同上を図る
ことかできる。

上記２遡りに大別さｔまたデータ転送制＃態様のうち、
ＭＰＬＩ命令とコプロセッサ命令が混在されて記述され
ているグログラムの順番に従ってデータ転送動作を行う
態様はメモリ間におけるデータフロック転送などに利用
することができる。また、外部からのデータ転送要求に
従ってデータ転送動作を開始する態様は入出力回路５が
らメモリ３又はメモリ４へのデータチエイン転送などに
利用することができる。

最初に前記データフロック転送を行う場合の動作を説明
する。

例えばＭＰＵ２が予めメモリ３上のデータ転送制御デー
タ”ルにデータ転送制御情報を形成（７である場合Ｋｉ
ｄ、コプロセッサｌはロード命令を実行してそのデータ
転送制御テーブル上のデータ転送料＠情ＩＩ＆を読み出
して内部レジスタに初期設定する。この？７１Ｊ９１設
足幻作において、初期設定すべき上記データ転送料＃情
報の所在を示すメモリアドレスは、コプロセッサ１から
フェッチしたロート命令のオペランドアドレス指定フィ
ールドの情報により与えられ、このメモリアドレスはア
ドレスレジスタ２０に設定される。ロード命令の実行に
よって以下の動作が行われる。そのアドレスレジスタ２
０が保有するメモリアドレスに従ってメモリ３上のデー
タ転送制御テーブルから転送元アドレスがアドレスレジ
スタ２１ＡＫ設定されると共に、アドレスレジスタ２０
の値が１つインクリメントさｔｌ、次のバスサイクルで
はメモリ３上のデータ転送制御テーブルから転送先アド
レスがアドレスレジスタ２１Ｂに設定される。更に、再
びアドレスレジスタ２０の値が１つインクリメントされ
、次のバスサイクルではそのインクリメントされたアド
レスレジスタ２０の値に従ってメモリ３から転送語数が
バイトカウントレジスタ２２に設定される。次にデータ
転送命令の実行によって以下の＃作が行われる。アドレ
スレジスタ２１ＡＩＣ初期設足されている転送元先頭ア
ドレスに対応する転送データがメモリ３からコプロセッ
サ１の内＆ｉＫ設置されているデータレジスタ３０に読
み込−！！ね、次のバスサイクルでは、絖み込まれた転
送データがアドレスレジスタ２１　ＢＫ初期設定されて
いる転送先先頭アドレスが示す領域に書き込１れる。バ
イト単位のデータ転送毎にアドレスレジスタ２１Ａ、２
１Ｂの値はＡＬＵ２９でインクリメントされ、以下同様
にしてバイトカウントレジスタ２２の値が「０」になる
着でデータ転送動作ｆ次々に繰り返す。

次にデータチエイン転送を行う場合の動作を説明する。

データチエイン転送を行う場合には、第８図に示される
ように、メモリ３に多数用意【７次バッファ領域ＢＥ、
〜ＢＥｊ′ｆｒ：、ポインタとして機能する記述子ＤＣ
ＲＰ、〜ＤＣＲＰｉによって次々と連結させるためのデ
ータ転送制御テーブル３４をＭＰＵ２がメモリ３上に形
成する。夫々の記述子［は、バッファ領域の先頭アドレ
スを示すバッファポインタＳ最大転送語数やバッファ領
域の状態を示すステータス、及び次の記述子の先頭アド
レスを示すチエインポインタなどｔｆんでいる。

ｈ・ｊＰ　Ｕ　２がデータ転送制御テーブル全形成した
後、コプロセッサｌがロード命令を７エツチすると、該
コプロセッサ１は？ｌｊえはそのロード命令のでペラン
ドアドレス指定フィールドのメモリアドレスに従って所
定の記述子例えば記述子ＤＣＲＰ。

をアクセスして、データ転送制御用のレジスタセットを
初期設定する。上記メモリアドレスはアドレスレジスタ
２０に設定される。ロード命令の実行によって以下の動
作が行われる。まずアドレスレジスタ２０が保有するメ
モリアドレスにより指定される記述子ＤＣＲＰ、のバッ
ファポインタの値がアドレスレジスタ２１ＢＫ設定され
る。次にインクリメントされたアドレスレジスタ２０の
値に基づいて次のバスサイクルではチエインポインタの
値がワークレジスタ２３に設定される。更にインクリメ
ントされたアドレスレジスタ２０の値に基づいて、その
次のバスサイクルでは最大転送語数がバイトカウントレ
ジスタ２２に設定される。

データ転送制飾情報の初期設足佐にコプロセッサ１かチ
エイン転込のためのデータ転送命令をフェッチする。コ
プロセッサ１は、入出力回ｗ？！ｒ５からのデータ転送
４ｊ！！求があるまでデータ転送動作を待ち、データ転
送安不信号Ｌ）ｋＥＱがアブートされて初めて上記デー
タ転送命令に基つくデータ転送動作を開始する。斯かる
データ転送動作においてに、先ず、アドレスレジスタ２
１ＢＫ？、７７期投設されているメモリアドレス（バッ
ファポインタの値）によって指定きれるバッファ領域Ｂ
Ｅ、に入出力回路５から１バイトのデータ転送する。１
バイトのデータ転送毎にアドレスレジスタ２１Ｂの値が
インクリメントされると共に、バイトカウントレジスタ
２２の値がデクリメントされる。このような動作を繰り
返すことにより順次データをバッファ領域ＢＥ、　にバ
イト単位に転送していく。

バイトカウントレジスタ２２の値が１’−ｏＪｇなると
、言い換えるなら、初期設定により指定されたバッファ
領域ＢＥ、に空き領域がなくなると、コプロセッサ１け
バッファ傾城の切換処理を行う。

即ち、ワークレジスタ２３に初期設定されているチエイ
ンポインタの値をアドレスレジスタ２０にセットし５、
これに基づいて次の記述子ＤＣＲ）’ｔをアクセスして
上記四槽にその記述子ＩＪＣＲＰ。

に含まねるデータ転送制御情＠をアドレスレジスタ２１
Ｂ、バイトカウントレジスタ２２及びワークレジスタ２
３に設定する。この設定動作終了後続けて再びデータ転
送動作が可能になる。

尚、予めバッフγ領域に臀き込まれたデータを入出力回
路５に転送する場合には、コプロセッサ１は、転送方向
を換えて上記同様のデータチエイン転送を行うことがで
きる。

本発明に従えば以下の作用効果を得るものである。

第１１ｃ　７　ｘッチしたコプロセッサ命令を解読し５
で実行するコプロセッサ１は、データ転送チャネルを構
成可能なダイレクト・メモリ・アクセス制御用のレジス
タセッｈ′ＪｆＩ：実行邪１１に有し、前記レジスタセ
ットに情報を設定するためのロード命令と、前記レジス
タセットに設定された情報に従ってダイレクト・メモリ
・アクセス制＠Ｉを実行させるためのデータ転送命令と
を実行可能に構成されているから、自らロード命令を実
行し２てデータ転送制御条件を内部設定することができ
る。従ってＭＰＵ２からデータ転送制御ｌｉ！１ｆｉｆ
報の設定を受けなくても済むようになり、その結果、ダ
イレクト・メモリ・アクセス制御によるデータ転送制御
情報の設定にかかる時間を短縮することができる。

第２にコプロセッサ１は、実行すべきデータ転送命令の
内容に従ってデータブロック転送やデータチエイン転送
などのデータ転送制御態様を決定するから、ハードウェ
ア忙よって許容される範囲でデータ転送モードを設定可
能な従来のＤＭＡコントローラに比べ、選択可能なデー
タ転送制御態様に対して柔軟性を得ることができる。

第３に上記第２の作用効果により選択可能なデータ転送
制御態様に対して柔軟性を得ることができるから、実行
部１１に複数組のデータ転送チャネル構成用のレジスタ
セットを用意することにょり、複数のデータ転送命令を
時分割で実行することが可能になる。これにより複数の
データ転送チャ坏ルを介して並列的にデータ転送を行う
ような転送制御態様をも用意に実現することができるよ
うになる。

第４にコプロセッサ１がフェッチしたデータ転送命令に
基つくデータ転送動作の開始を外部からのデータ転送要
求信号があるまで待ち状態にするようなデータ転送命令
を採用することにより、入出力回路５など外部からのデ
ータ転送要求に従ってデータ転送動作を行うことが可能
になる。

第５にコプロセッサ１が、多数用意したバッファ領域を
、ポインタとして機能する記述子によって次々と連結さ
せるようにしてデータチエイン転送を行う場合、次の記
述子の所在を示すチエインポインタをコプロセッサのワ
ーク領域に保持させるようにすると、バッファ領域を切
Ｖ換える几めに必要な次の記述子を取得する処理を、Ｍ
ＰＵ２の動作を介在させることなく高速に行うことがで
きる。

以上本発明者によって々された発明を実施例に基づいて
具体的に説明［７たが本発明にそｈＫ＠足されるもので
はなくその要旨を逸脱しない範囲において種々変更する
ことができる。

例えば上記実施例ではデータのフロック転送とデータチ
エイン転送を行う場合について説明したが、本発明はそ
れに限定されるものではなく、１バイト毎のデータ転送
などにも利用することができる。また、データ転送制御
テーブルを最初にアクセスするためのメモリアドレスを
ロード命令のオペランドアドレス指定フィールドによっ
て４えるようにしたが、これに限定されず、例えばその
ような情報を外部からワークレジスタにロードするよう
にしてもよい。また、連鎖されているバッファ領域のう
ち空き領域のある途中のバッファ領域にデータを転送す
る場合には、ロード命令の一貫として夫々の記述子に含
まれているステータスを検査し、そのステータスにより
空き領域であることが示されている記述子の情報をデー
タ転送制御用に初期設定するようにしてもよい。また、
データチエイン転送のための記述子の構成は上記実施例
に限定されず適宜変更することができる。

また、上記実施例ではコプロセッサが直接コプロセッサ
命令をフェッチする形式としたが、本発明はそれに限足
されるものではなく、ＭＰＵが命令を監視し、フェッチ
した命令からコプロセッサ命令を切り出してコマンドを
生成し、これをコプロセッサに与えるようＶＣ【〜ても
よい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である単体チップのコプロ
セッサに適用した場合について説明したが、本発明はそ
れに限足されるものではな（、ＭＰＵや入出力回路を本
発明のコプロセッサと共に１つの半導体チップに形成し
たシステム・オン・チップ型のシングルチップマイクロ
コンピュータなどにも適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得ら引る効果を蘭単に説明すれば下記の通りである。

すなわち、コプロセッサに１データ転送チヤネルヲ構成
可能なタイレフト・メモリ・アクセス制御用のレジスタ
セットを設ける。＠記しジスタセットｖｃ情報を設定す
るためのロード命令と、前記レジスタセットＶＣ設定さ
れた情報に従っテタイレクト・メ七り・アクセスＩＩ　
ｍｌ　＊　実行すせるためのデータ転送命令とをコプロ
セッサに実行させることにより、マイクロコンヒユータ
ンステムにおけるデータ転送効率が向上する。

【図面の簡単な説明】

第１図は本発明に係るコプロセッサの一実施例ブロック
図、 第２図は第１区のコプロセッサを用いたシステム構成例
を示すブロック図、 第３図は本発明に係るマイクロプロセッサシステムで用
いられる命令フォーマットを示す図、第４図はプログラ
ムの順番に従ってデータ転送動作を行う場合の本発明に
係る命令実行フローの一例を示す説明図、 第５図（Ａ）、（Ｂ）はｌｕｉ　Ｐ　ＴＪ命令とコプロ
セッサ命令が混在されるプログラム構造の一例を示すＥ
明図。 第６図は外部からのデータ転送費求に従ってデータ転送
動作を行う場合の命令実行フローの一例を示す説明図、 第７図は第６図の命令実行フローＶＣ適合可能なデータ
転送命令の一例を示す機耗説明図、第８図はデータチェ
イン転送に利用される記述子とバッファ置載との関係の
一例を示す説明図、第９図はＭＰＬＩとコプロセッサの
命令実行フローを示す図である。 】・・・コプロセッサ、２・・・主プロセツサ、３・・
・メモリ、５・・・入出力回路、６・・・パスアビータ
、ＢＲＥＱＩ　、ＢＲＥＱ２・・・パスリクエスト信号
、ＢＡＣＫｌ、ＢＡＣＫ２・・・パスリクエスト信号、
ＤＲＥＱ・・・データ転送要求信号、ＩＲＥＱ・・・割
込み信号、１０・・・命令制御部、１１・・・実行部、
１２・・・マイクロＲ（ＪＭ、１３・・・マイクロアド
レステコーダ、１６・・・インストラクションレジスタ
、１７・・・マイクロアドレスコントローフ、１８・・
・マイクロインストラクションテコーダ、１９・・・コ
ントローラ、２０，２１Ａ、２１Ｂ・・・アドレスレジ
スタ、２２・・・バイトカウントレジスタ、２３・・・
ワークレジスタ、２４・・・コントロールレジスタ、２
９・・・ＡＬＬＩ、ＤＣＲＰ、−ＤＣ）ｔＰ　ｉ・・・
記述子、ＢＥ。 〜ｔ（Ｅｉ・・・バッファｖＡ城。

Claims (1)

1. 【特許請求の範囲】 １、マイクロプロセッサシステムは、ホストプロセッサ
   と、複数のデータと命令を記憶するためのメモリ手段と
   、上記ホストプロセッサをサポートするための周辺装置
   と、上記データと命令に基づいてメモリ手段と周辺装置
   との間でダイレクト・メモリ・アクセス転送を制御する
   ためのコプロセッサと、上記ホストプロセッサ、上記メ
   モリ手段、上記周辺装置及び上記コプロセッサを接続す
   るためのバス手段とを含むことを特徴とするマイクロプ
   ロセッサシステム。 ２、上記コプロセッサは、上記メモリ手段からデータ転
   送制御情報を取り込むためのロード命令と、上記データ
   転送制御情報に基づいて、上記周辺装置とメモリ手段の
   間でデータを転送するためのデータ転送命令とを実行す
   るための実行手段を含むことを特徴とする特許請求の範
   囲第１項記載のマイクロプロセッサシステム。 ３、上記コプロセッサは、さらに上記データ転送制御情
   報を記憶するためのレジスタセットを含むことを特徴と
   する特許請求の範囲第２項記載のマイクロプロセッサシ
   ステム。 ４、上記データ転送制御情報は、転送すべきデータの転
   送元アドレスと転送先アドレスを含むことを特徴とする
   特許請求の範囲第３項記載のマイクロプロセッサシステ
   ム。 ５、上記コプロセッサは、さらに上記ロード命令とデー
   タ転送命令フェッチするためのフェッチ手段と、上記ロ
   ード命令と上記データ転送命令のそれぞれに基づいてマ
   イクロ命令を発生するためのマイクロＲＯＭ（リード・
   オンリー・メモリ）と、上記マイクロ命令に基づいて制
   御される上記実行手段とを含むことを特徴とする特許請
   求の範囲第４項記載のマイクロプロセッサシステム。 ６、ホストプロセッサと、データ及び命令を記憶するた
   めのメモリ手段と、上記ホストプロセッサをサポートす
   るための周辺装置と、上記メモリ手段と上記周辺装置と
   の間でダイレクト・メモリ・アクセス転送を制御するた
   めのコプロセッサから成るマイクロプロセッサシステム
   でのデータ転送方式は、上記コプロセッサの第１の命令
   の実行に基づいて、上記コプロセッサに上記メモリ手段
   から転送されるデータの転送元アドレスと転送先アドレ
   スをロードし、上記コプロセッサの第２の命令の実行に
   基づいて、上記メモリ手段と上記周辺装置の間で上記デ
   ータの転送を行うことを特徴とするデータ転送方式。 ７、さらに、上記コプロセッサに上記メモリ手段から上
   記第１の命令をロードし、上記コプロセッサに上記メモ
   リ手段から上記第２の命令をロードする手順から成るこ
   とを特徴とする特許請求の範囲第６項記載のデータ転送
   方式。