JPS60238932A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60238932A JPS60238932A JP9517984A JP9517984A JPS60238932A JP S60238932 A JPS60238932 A JP S60238932A JP 9517984 A JP9517984 A JP 9517984A JP 9517984 A JP9517984 A JP 9517984A JP S60238932 A JPS60238932 A JP S60238932A
- Authority
- JP
- Japan
- Prior art keywords
- control
- microinstruction
- multiplexer
- control memory
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置におけるマイクロプログラム制
御に関し、特にその演算制御のための制御記憶方式に関
する。
御に関し、特にその演算制御のための制御記憶方式に関
する。
（従来技術）
演算機能を備えたマイクロプログラム制御方式のプロセ
サでは、マイクロプログラムの制御を受けて演算が行わ
れるのけ一般的である。演算の方式には種々の手法があ
るが、そのなかで２進の乗算、除算の処理が１回の演算
で処理されることは少なく、成るステップ数のマイクロ
プログラムによって処理されることが多い。例えば、前
のマイクロ命令の演算結果に応じて次のマイクロ命令で
の加算、または減算が行われる場合には、一部のハード
ウェアの働きによってひとつのマイクロ命令によって２
つの別々の演算が行われる。このような場合に処理時間
を短縮するため、いずれか一方の演算を行う方式を採用
することはこれまでもあった。斯かる方式では、マイク
ロ命令の演算制御に係るビットフィールドと、演算結果
を保持するフラグとを入力した演算制御論理が組まれて
きた。このため、同一のマイクロ命令を使ｂ１上記フラ
グに応じて異なった演算を行うように演算制御するため
に、デコードする必要があった。従って、その演算論理
が複雑化して、マイクロ命令レジスタから演算制御部を
通り演算器に達するまでの論理段数が増加するため、遅
延時間が増加するとＡつた問題があった。
サでは、マイクロプログラムの制御を受けて演算が行わ
れるのけ一般的である。演算の方式には種々の手法があ
るが、そのなかで２進の乗算、除算の処理が１回の演算
で処理されることは少なく、成るステップ数のマイクロ
プログラムによって処理されることが多い。例えば、前
のマイクロ命令の演算結果に応じて次のマイクロ命令で
の加算、または減算が行われる場合には、一部のハード
ウェアの働きによってひとつのマイクロ命令によって２
つの別々の演算が行われる。このような場合に処理時間
を短縮するため、いずれか一方の演算を行う方式を採用
することはこれまでもあった。斯かる方式では、マイク
ロ命令の演算制御に係るビットフィールドと、演算結果
を保持するフラグとを入力した演算制御論理が組まれて
きた。このため、同一のマイクロ命令を使ｂ１上記フラ
グに応じて異なった演算を行うように演算制御するため
に、デコードする必要があった。従って、その演算論理
が複雑化して、マイクロ命令レジスタから演算制御部を
通り演算器に達するまでの論理段数が増加するため、遅
延時間が増加するとＡつた問題があった。
（発明の目的）
本発明の目的は、制御記憶の一部を二重化し、演算結果
によっていずれか一方の制御記憶を選択することができ
るように構成することによ怜上記欠点を除去し、演算制
御部を簡潔にして論理段数を減少させ、遅延時間を削減
すると共にマイクロプログラムの設計に柔軟性を与えて
設計を容易化することができるように構成したデータ処
理装置を提供することにある。
によっていずれか一方の制御記憶を選択することができ
るように構成することによ怜上記欠点を除去し、演算制
御部を簡潔にして論理段数を減少させ、遅延時間を削減
すると共にマイクロプログラムの設計に柔軟性を与えて
設計を容易化することができるように構成したデータ処
理装置を提供することにある。
（発明の構成）
本発明によるデータ処理装置は第１および第２の制御記
憶と、マルチプレクサと、マイクロ命令レジスタと、演
算器と、切換え制御手段とを具備してマイクロプログラ
ム制御方式を採用したものである。
憶と、マルチプレクサと、マイクロ命令レジスタと、演
算器と、切換え制御手段とを具備してマイクロプログラ
ム制御方式を採用したものである。
第１の制御記憶はマイクロプログラムを格納するための
ものであり、第２の制御記憶はマイクロプログラムを構
成するマイクロ命令の一部のビットを格納するためのも
のである。
ものであり、第２の制御記憶はマイクロプログラムを構
成するマイクロ命令の一部のビットを格納するためのも
のである。
マルチプレクサは、第１および第２の制御記憶の出力を
入力し、切換え制御手段の指示によりｂずれかを選択す
るためのものである。
入力し、切換え制御手段の指示によりｂずれかを選択す
るためのものである。
マイクロ命令レジスタは、マルチプレクサの出力と第１
の制御記憶から読出されたデータの一部分を入力して合
成するためのものである。
の制御記憶から読出されたデータの一部分を入力して合
成するためのものである。
演算器は、マイクロ命令レジスタの内容によシ制御され
、演算を実行するためのものである。
、演算を実行するためのものである。
切換え制御手段は、演算器の出力によりマルチプレクサ
の選択を制御して、次のマイクロ命 ３− 令に異なった演算モードを与えることができるように指
示するためのものである。
の選択を制御して、次のマイクロ命 ３− 令に異なった演算モードを与えることができるように指
示するためのものである。
（実 雄側）
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明によるデータ処理装置の一実施例を示
すブロック図である。第１図におりて、１は第１の制御
記憶、２は第２の制御記憶、３はアドレス生成回路、４
けマルチプレクサ、５けマイクロ命令レジスタ、６は切
換え制御手段、７けレジスタファイル、８は演算制御部
、９は演算器、１０は結果レジスタである。
すブロック図である。第１図におりて、１は第１の制御
記憶、２は第２の制御記憶、３はアドレス生成回路、４
けマルチプレクサ、５けマイクロ命令レジスタ、６は切
換え制御手段、７けレジスタファイル、８は演算制御部
、９は演算器、１０は結果レジスタである。
第１図において、マイクロプログラムラ格納するための
第１の制御記憶ｌにはマイクロ命令の全ビットが格納さ
れ、第１の制御記憶１よりビット巾の小さし第２の制御
記憶２にはマイクロ命令の一部のビットが格納されて−
る。マイクロ命令はプロセサの内部の各種制御に使用さ
れ、演算を行う命令には演算制御用フィールド（ＡＬＵ
フィールド）が含まれ、第２の制御部４− 憶２にはＡＬＵフィールドに相当するビットフィールド
が格納されてｂる。第１の制御記憶ｌにも同様に、演算
器９で使用される制御フィールドｒＡＬＵフィールド）
に相当する部分が格納されている。演算を行わない命令
では、演算器９で使用される人ＬＵフィールドは他の制
御のためのフィールド、例えばレジスタ間転送の丸めの
制御フィールドとしても使用することはできる。第２の
制御記憶２の出力と同一ビット巾の第１の制御記憶ｌの
出力の一部（信号線１１）と、第２の制御記憶２の出力
とはＣＭ号線１２）マルチプレクサ４に入力される。マ
ルチプレクサ４は演算器９の出力に応じて、切換え制御
手段６によシ制御され、同一のマイクロ命令で異なった
動作を指示することができる。マルチプレクサ４の出力
と信号線１１上の情報以外の第１の制御記憶１の出力と
はマイクロ命令レジスタ５に加えられ、クロックにより
マイクロ命令レジスタ５に取込まれる。マイクロ命令レ
ジスタ５に取込まれたマイクロ命令は演算制御部８に出
力される。演算制御部８は演算器９に入力されるデータ
、および演算器９から出力されるデータを格納するため
のレジスタファイル７を制御する。第１図に示すように
、演算制御部８に入力されるデータは第２の制御記憶２
の出力と。
第１の制御記憶ｌにはマイクロ命令の全ビットが格納さ
れ、第１の制御記憶１よりビット巾の小さし第２の制御
記憶２にはマイクロ命令の一部のビットが格納されて−
る。マイクロ命令はプロセサの内部の各種制御に使用さ
れ、演算を行う命令には演算制御用フィールド（ＡＬＵ
フィールド）が含まれ、第２の制御部４− 憶２にはＡＬＵフィールドに相当するビットフィールド
が格納されてｂる。第１の制御記憶ｌにも同様に、演算
器９で使用される制御フィールドｒＡＬＵフィールド）
に相当する部分が格納されている。演算を行わない命令
では、演算器９で使用される人ＬＵフィールドは他の制
御のためのフィールド、例えばレジスタ間転送の丸めの
制御フィールドとしても使用することはできる。第２の
制御記憶２の出力と同一ビット巾の第１の制御記憶ｌの
出力の一部（信号線１１）と、第２の制御記憶２の出力
とはＣＭ号線１２）マルチプレクサ４に入力される。マ
ルチプレクサ４は演算器９の出力に応じて、切換え制御
手段６によシ制御され、同一のマイクロ命令で異なった
動作を指示することができる。マルチプレクサ４の出力
と信号線１１上の情報以外の第１の制御記憶１の出力と
はマイクロ命令レジスタ５に加えられ、クロックにより
マイクロ命令レジスタ５に取込まれる。マイクロ命令レ
ジスタ５に取込まれたマイクロ命令は演算制御部８に出
力される。演算制御部８は演算器９に入力されるデータ
、および演算器９から出力されるデータを格納するため
のレジスタファイル７を制御する。第１図に示すように
、演算制御部８に入力されるデータは第２の制御記憶２
の出力と。
信号線１１上のマイクロプログラムである。この事実は
、信号線１１上のデータが第２の制御記憶２のＡ Ｉ、
Ｕフィールドに相当することを示すものである。
、信号線１１上のデータが第２の制御記憶２のＡ Ｉ、
Ｕフィールドに相当することを示すものである。
第２図は、第１図に示すデータ処理装置の動作を示すタ
イミングチャートである。
イミングチャートである。
上記のような状態のもとての動作について、第１図と第
２図とを参照して次に説明する。ここで、命令のフォー
マットは第３図によるものと仮定しておく。第２図にお
込て制御アドレスＭＡが人の時には第１および第２の制
御記憶１゜２の双方がアクセスされ、それぞれマイクロ
命令が読出されて第１の制御記憶１よりａ＃が出力され
る。通常、マルチプレクサ４の制御に関係するマイクロ
命令の８ＥＬＯフイールドはＯ”であるので、マルチプ
レクサ４は第１の制御記憶１を選択して出力し、クロッ
クによりマイクロ命令レジスタ５に＠ａ″が取込まれて
実行される。この時に、アドレス生成回路３は次の制御
アドレスＢを出力し、第１および第２の制御記憶１，２
の入力アドレスが生成される。
２図とを参照して次に説明する。ここで、命令のフォー
マットは第３図によるものと仮定しておく。第２図にお
込て制御アドレスＭＡが人の時には第１および第２の制
御記憶１゜２の双方がアクセスされ、それぞれマイクロ
命令が読出されて第１の制御記憶１よりａ＃が出力され
る。通常、マルチプレクサ４の制御に関係するマイクロ
命令の８ＥＬＯフイールドはＯ”であるので、マルチプ
レクサ４は第１の制御記憶１を選択して出力し、クロッ
クによりマイクロ命令レジスタ５に＠ａ″が取込まれて
実行される。この時に、アドレス生成回路３は次の制御
アドレスＢを出力し、第１および第２の制御記憶１，２
の入力アドレスが生成される。
”ａ″は２進数の乗算を実行するためのマイクロプログ
ラムの々かのマイクロ命令である。
ラムの々かのマイクロ命令である。
マルチプレクサ４の制御に関係するピッｌ−８ＥＬＯフ
イールドが′ｌ”であってａ″による演算結果の最下位
ビットが１１”であれば、マルチプレクサ４はアドレス
Ｂによってアクセスされた第１の制御記憶１の出力を選
択して出力する。いっぽう、最下位ビットが０＃であれ
ば、マルチプレクサ４は第２の制御記憶２の出力を選択
して出力する。第１および第２の制御記憶１．２のアド
レスＢにはマイクロプログラムのなかの命令＠ａ”の次
に実行すべき命令が格納されてしる。この時には、第１
の制御記憶ｌのマイクロ命令すによりレジスタファイル
７の出力Ｔ（、ＦＡ（（ｌ線２０ ）、！： Ｒ，Ｆ
Ｂ （信Ｍ線２１）とが加算され、シフトして信号線２
２に出力される。第２の制御記憶２には、信号線２０上
のＲ・ＦＡをシフトして信号線２２に出力するためのマ
イクロ命令すのＡＬＵ制御部ｂ′り格納されている。第
２図ではマイクロ命令ａの演算出力の最下位ビットが＠
０１１であったため、第２の制御記憶２の側が選択さ
れ、マイクロ命令ｂ′がマイクロ命令レジスタ５に取込
まれて実行され、制御アドレス０が生成される。さらに
、マイクロ命令レジスタ５に取込まれたマイクロ命令ｂ
′の５ＢＬＯフイールドはＩ′Ｏ”であるので、この時
にはアドレスＣによってアクセスされた第１の制御記憶
１の側が選択され、マイクロ命令Ｃがマイクロ命令レジ
スタ５に取込まれて実行される。
イールドが′ｌ”であってａ″による演算結果の最下位
ビットが１１”であれば、マルチプレクサ４はアドレス
Ｂによってアクセスされた第１の制御記憶１の出力を選
択して出力する。いっぽう、最下位ビットが０＃であれ
ば、マルチプレクサ４は第２の制御記憶２の出力を選択
して出力する。第１および第２の制御記憶１．２のアド
レスＢにはマイクロプログラムのなかの命令＠ａ”の次
に実行すべき命令が格納されてしる。この時には、第１
の制御記憶ｌのマイクロ命令すによりレジスタファイル
７の出力Ｔ（、ＦＡ（（ｌ線２０ ）、！： Ｒ，Ｆ
Ｂ （信Ｍ線２１）とが加算され、シフトして信号線２
２に出力される。第２の制御記憶２には、信号線２０上
のＲ・ＦＡをシフトして信号線２２に出力するためのマ
イクロ命令すのＡＬＵ制御部ｂ′り格納されている。第
２図ではマイクロ命令ａの演算出力の最下位ビットが＠
０１１であったため、第２の制御記憶２の側が選択さ
れ、マイクロ命令ｂ′がマイクロ命令レジスタ５に取込
まれて実行され、制御アドレス０が生成される。さらに
、マイクロ命令レジスタ５に取込まれたマイクロ命令ｂ
′の５ＢＬＯフイールドはＩ′Ｏ”であるので、この時
にはアドレスＣによってアクセスされた第１の制御記憶
１の側が選択され、マイクロ命令Ｃがマイクロ命令レジ
スタ５に取込まれて実行される。
第１および第２の制御記憶１．２の双方に個々にＡＬＵ
制御フィールドを備えることにより、演算制御部８はマ
イクロ命令をそのままデコードすることが可能となる。
制御フィールドを備えることにより、演算制御部８はマ
イクロ命令をそのままデコードすることが可能となる。
上記によって、演算８−
制御部８の論理を単純化することと論理段数を削減する
ことが可能となる。
ことが可能となる。
上記乗算の場合以外に除算の場合には、第１の制御記憶
１にはＲＦＡ（信号線２０）とＲ，ＦＢ（信号線２１）
とを加算してシフトするためのマイクロ命令を格納し、
第２の制御記憶２にはＲｌＦＡとＲＦＢとを減算してシ
フトするためのマイクロ命令を格納しておく。前の演算
結果に従って乗算した時には演算結果の最下位を使用し
て判定したが、上記とけ異なり別の除算用演算結果のフ
ラグを入力することと５ＢＬＯフイールドとにより第１
または第２の制御記憶１，２のいずれか一方を選択する
ことができる。他には、レジスタファイル７の内容を読
出して他のレジスタにロードする方法があり、第１の制
御記憶１からＲ，Ｆアドレスｆの内容ＲＦ’ｒｆ）を読
出し、次に第２の制御記憶２にはレジスタファイル７の
アドレスｇの内容を読出すために、他のレジスタ人にロ
ードすべきマイクロ命令を格納しておく。第２の制御記
憶２に格納したマイクロ命令はレジスタファイル７のア
ドレスｇの内容Ｒ，Ｆ’ （ｇ ）を読出す。これによ
って出力ＲＦ人がそのまオ演算器９から出力（信号線２
２）される。第１の制御記憶ｌに格納された信号線１１
上のデータ０８１−Ｐ以外のマイクロ命令の制御により
、ＡレジスタにＬＯＡＤする。従って、５ＢＬＯフイー
ルドが′１＃の時にマイクロ命令が実行されると、その
演算結果により第１または第２の制御記憶１．２が選択
され、マイクロ命令レジスタ５に取込まれ、実行に移さ
れ、Ｒ，Ｆ（ｇ）、またはＲ，Ｆ’（ｆ）がＡレジスタ
にロードされる方式も可能である。
１にはＲＦＡ（信号線２０）とＲ，ＦＢ（信号線２１）
とを加算してシフトするためのマイクロ命令を格納し、
第２の制御記憶２にはＲｌＦＡとＲＦＢとを減算してシ
フトするためのマイクロ命令を格納しておく。前の演算
結果に従って乗算した時には演算結果の最下位を使用し
て判定したが、上記とけ異なり別の除算用演算結果のフ
ラグを入力することと５ＢＬＯフイールドとにより第１
または第２の制御記憶１，２のいずれか一方を選択する
ことができる。他には、レジスタファイル７の内容を読
出して他のレジスタにロードする方法があり、第１の制
御記憶１からＲ，Ｆアドレスｆの内容ＲＦ’ｒｆ）を読
出し、次に第２の制御記憶２にはレジスタファイル７の
アドレスｇの内容を読出すために、他のレジスタ人にロ
ードすべきマイクロ命令を格納しておく。第２の制御記
憶２に格納したマイクロ命令はレジスタファイル７のア
ドレスｇの内容Ｒ，Ｆ’ （ｇ ）を読出す。これによ
って出力ＲＦ人がそのまオ演算器９から出力（信号線２
２）される。第１の制御記憶ｌに格納された信号線１１
上のデータ０８１−Ｐ以外のマイクロ命令の制御により
、ＡレジスタにＬＯＡＤする。従って、５ＢＬＯフイー
ルドが′１＃の時にマイクロ命令が実行されると、その
演算結果により第１または第２の制御記憶１．２が選択
され、マイクロ命令レジスタ５に取込まれ、実行に移さ
れ、Ｒ，Ｆ（ｇ）、またはＲ，Ｆ’（ｆ）がＡレジスタ
にロードされる方式も可能である。
（発明の効果）
以上説明したように演算結果に従って第１または第２の
制御記憶のいずれかを選択できるように構成することに
より演算制御部の単純化を可能にし、マイクロ命令レジ
スタから演算器に至る壕での演算制御の論理段数を削減
すると共に、遅延時間の減少を計ることができ、マイク
ロプログラムの設計に柔軟性を与え、プログラム設計が
容易化できると云う効果がある。
制御記憶のいずれかを選択できるように構成することに
より演算制御部の単純化を可能にし、マイクロ命令レジ
スタから演算器に至る壕での演算制御の論理段数を削減
すると共に、遅延時間の減少を計ることができ、マイク
ロプログラムの設計に柔軟性を与え、プログラム設計が
容易化できると云う効果がある。
第１図は、本発明によるデータ処理装置の一実施例を示
すブロック図である。 第２図は、第１によるデータ処理装置の動作を示すタイ
ミングチャートである。 第３図は、第１図に示す実施例に採用するマイクロ命令
のフォーマットである。 １．２・・・制御記憶 ３・・・アドレス生成回路４・
・・マルチプレクサ ５・・・マイクロ命令レジスタ ６・・・切換え制御手段 ７・・・レジスタファイル ８・・・演算制御部９・・
・演算器 ｌＯ・・・結果レジスタ１１〜２２・・・信
号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
すブロック図である。 第２図は、第１によるデータ処理装置の動作を示すタイ
ミングチャートである。 第３図は、第１図に示す実施例に採用するマイクロ命令
のフォーマットである。 １．２・・・制御記憶 ３・・・アドレス生成回路４・
・・マルチプレクサ ５・・・マイクロ命令レジスタ ６・・・切換え制御手段 ７・・・レジスタファイル ８・・・演算制御部９・・
・演算器 ｌＯ・・・結果レジスタ１１〜２２・・・信
号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- マイクロプログラムを格納するための第１の制御記憶と
、前記マイクロプログラムを構成スるマイクロ命令の一
部のビットを格納するための第２の制御記憶と、前記第
１および第２の制御記憶の出力を入力していずれかを選
択するためのマルチプレクサと、前記マルチプレクサの
出力と前記第１の制御記憶から読出されたデータの一部
分を入力して合成するためのマイクロ命令レジスタと、
前記マイクロ命令レジスタの内容により制御されること
によって演算を実行するための演算器と、前記演算器の
出力により前記マルチプレクサの前記選択を制御して、
次のマイクロ命令に異なった演算モードを与えることが
できるように指示するための切換え制御手段とを具備し
、マイクロプログラム制御方式を採用したデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9517984A JPS60238932A (ja) | 1984-05-11 | 1984-05-11 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9517984A JPS60238932A (ja) | 1984-05-11 | 1984-05-11 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60238932A true JPS60238932A (ja) | 1985-11-27 |
Family
ID=14130518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9517984A Pending JPS60238932A (ja) | 1984-05-11 | 1984-05-11 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60238932A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644941A (en) * | 1979-09-20 | 1981-04-24 | Nec Corp | Microprogram control unit |
| JPS57114946A (en) * | 1981-01-07 | 1982-07-17 | Hitachi Ltd | Microprogram controller |
-
1984
- 1984-05-11 JP JP9517984A patent/JPS60238932A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644941A (en) * | 1979-09-20 | 1981-04-24 | Nec Corp | Microprogram control unit |
| JPS57114946A (en) * | 1981-01-07 | 1982-07-17 | Hitachi Ltd | Microprogram controller |
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