JP2531759B2 - デ―タ処理装置 - Google Patents
デ―タ処理装置Info
- Publication number
- JP2531759B2 JP2531759B2 JP63253526A JP25352688A JP2531759B2 JP 2531759 B2 JP2531759 B2 JP 2531759B2 JP 63253526 A JP63253526 A JP 63253526A JP 25352688 A JP25352688 A JP 25352688A JP 2531759 B2 JP2531759 B2 JP 2531759B2
- Authority
- JP
- Japan
- Prior art keywords
- multiplicand
- shift
- multiplication
- instruction
- partial product
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、特に命令語に含まれ
るビット数の短いイミディエートデータを扱うデータ処
理装置に関する。
るビット数の短いイミディエートデータを扱うデータ処
理装置に関する。
〔従来の技術〕 イミディエートデータの乗算命令における従来の技術
の具体的な一例を第２図に示す。
の具体的な一例を第２図に示す。
乗数の最下位ビットに対応する部分積１、乗数の下位
から２ビット目に対応する部分積２、乗数の下位から３
ビット目に対応する部分積３、乗数の最上位ビットに対
応する部分積４を求める。乗数の対応ビットが１であれ
ば部分席は被乗数になり、乗数の対応ビットが０であれ
ば、部分積は０となる。乗数「0101」、被乗数「1101」
であるので、部分積１と部分積３は被乗数である「110
1」になり部分積２と部分積４は「0000」となる。次に
部分積１、部分積２、部分積３、および部分積４を、そ
れぞれ１倍、２倍、４倍、８倍する。すなわち部分積２
を左へ１ビット、部分積３を左へ２ビット、部分積４を
左へ３ビットシフトする。最後にシフトした部分積を加
算して結果を得る。
から２ビット目に対応する部分積２、乗数の下位から３
ビット目に対応する部分積３、乗数の最上位ビットに対
応する部分積４を求める。乗数の対応ビットが１であれ
ば部分席は被乗数になり、乗数の対応ビットが０であれ
ば、部分積は０となる。乗数「0101」、被乗数「1101」
であるので、部分積１と部分積３は被乗数である「110
1」になり部分積２と部分積４は「0000」となる。次に
部分積１、部分積２、部分積３、および部分積４を、そ
れぞれ１倍、２倍、４倍、８倍する。すなわち部分積２
を左へ１ビット、部分積３を左へ２ビット、部分積４を
左へ３ビットシフトする。最後にシフトした部分積を加
算して結果を得る。
第３図もイミディエートデータの乗算命令における従
来の技術の具体的な一例を示す図である。
来の技術の具体的な一例を示す図である。
乗数「0100」、被乗数「1101」であるので部分積３に
のみ被乗数「1101」があらわれる。部分積１、部分積
２、部分積４は「0000」である。第２図で説明したよう
に部分積をシフトし、加算する。得られた結果「011010
0」は、被乗数「1101」を左に２ビットシフトしたもの
と同様である。
のみ被乗数「1101」があらわれる。部分積１、部分積
２、部分積４は「0000」である。第２図で説明したよう
に部分積をシフトし、加算する。得られた結果「011010
0」は、被乗数「1101」を左に２ビットシフトしたもの
と同様である。
上述した従来のデータ処理装置は、第３図に示すよう
な被乗数のシフトのみで演算が実行でき、部分積の加算
を必要としないため高速に演算を終了できる場合でも、
第２図に示すような被乗数のシフトのみでは演算が実行
できず、部分積の加算を必要とする場合と同様の命令実
行時間がかかるという欠点がある。
な被乗数のシフトのみで演算が実行でき、部分積の加算
を必要としないため高速に演算を終了できる場合でも、
第２図に示すような被乗数のシフトのみでは演算が実行
できず、部分積の加算を必要とする場合と同様の命令実
行時間がかかるという欠点がある。
本発明のデータ処理装置は、 部分積を求めることによりイミディエートデータの乗
算命令を扱うデータ処理装置において、 シフト演算を実行するシフト手段と、 被乗数のシフトと部分積との加算を実行する乗算手段
と、 イミディエート乗算命令の命令語に含まれるイミディ
エートデータをデコードし、乗数が０である場合と、被
乗数のシフトのみで演算が実行できる場合と、被乗数の
シフトのみでは演算が実行できない場合とに分類する分
類手段と、 この分類手段の分類結果に応じて、乗数が０の場合は
０を出力し、被乗数のシフトのみで演算が実行できる場
合は前記シフト手段を選択し、被乗数のシフトのみでは
演算が実行できない場合は前記乗算手段を選択し、これ
らの結果を選択するタイミングを制御する選択制御手段
と、 この選択制御手段の制御に従って、前記シフト手段の
演算結果もしくは前記乗算手段の演算結果または前記選
択制御手段の出力する０の内いずれかを出力する選択手
段と、 前記選択制御手段の指示により演算結果を格納し、前
記シフト手段及び前記乗算手段に前記演算結果を供給す
る記憶手段とを含んでいる。
算命令を扱うデータ処理装置において、 シフト演算を実行するシフト手段と、 被乗数のシフトと部分積との加算を実行する乗算手段
と、 イミディエート乗算命令の命令語に含まれるイミディ
エートデータをデコードし、乗数が０である場合と、被
乗数のシフトのみで演算が実行できる場合と、被乗数の
シフトのみでは演算が実行できない場合とに分類する分
類手段と、 この分類手段の分類結果に応じて、乗数が０の場合は
０を出力し、被乗数のシフトのみで演算が実行できる場
合は前記シフト手段を選択し、被乗数のシフトのみでは
演算が実行できない場合は前記乗算手段を選択し、これ
らの結果を選択するタイミングを制御する選択制御手段
と、 この選択制御手段の制御に従って、前記シフト手段の
演算結果もしくは前記乗算手段の演算結果または前記選
択制御手段の出力する０の内いずれかを出力する選択手
段と、 前記選択制御手段の指示により演算結果を格納し、前
記シフト手段及び前記乗算手段に前記演算結果を供給す
る記憶手段とを含んでいる。
したがって、被乗数のシフトのみで高速に演算が実行
できる場合の命令実行時間を短縮できる。
できる場合の命令実行時間を短縮できる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のデータ処理装置の一実施例のブロッ
ク図である。
ク図である。
命令デコーダ２は、レジスタ１からの命令をデコード
し、イミディエート乗算命令の場合、本装置を起動す
る。イミディエートデータを入力する分類デコーダ３は
乗数の４ビットすべてが「０」の場合と、乗数４ビット
中の１ビットにのみ「１」がたった場合、すなわち被乗
数のシフトのみで演算が実行できる場合と、乗数４ビッ
ト中の複数ビットに１がたった場合、すなわち被乗数の
シフトのみでは演算が実行できず、被乗数のシフトと、
部分積の加算とを必要とする場合に分類する。選択器４
は命令デコーダ２と分類デコーダ３からの情報に基づ
き、演算回路の選択を指示する。乗数の４ビットがすべ
て「０」の場合は、演算回路を選択せずセレクタ７へ
「０」が入力される。また、選択器４は演算終了タイミ
ングを考慮に入れた制御を行ない、適切なタイミングに
演算結果を選択し、セレクタ７からレジスタ８へ出力さ
せる。レジスタ８のセットタイミングをも指示する。シ
フタ５は、レジスタ８から供給される被乗数のシフトの
みで演算が実行できる場合に選択される。被乗数のシフ
トのみであるので高速に演算が実行できる。乗算回路６
は、レジスタ８から供給される被乗数のシフトと部分積
の加算とが必要な場合に選択される。部分積の加算を行
なうのでシフタ５で演算が実行される場合にくらべ演算
の実行時間がかかる。セレクタ７は、選択器４の指示に
従いシフタ５での演算結果または乗算回路６での演算結
果または０を適切なタイミングで出力する。レジスタ８
は、選択器４の指示するセットタイミングで演算結果を
格納する。また、シフタ５および乗算回路６に被乗数を
供給する。
し、イミディエート乗算命令の場合、本装置を起動す
る。イミディエートデータを入力する分類デコーダ３は
乗数の４ビットすべてが「０」の場合と、乗数４ビット
中の１ビットにのみ「１」がたった場合、すなわち被乗
数のシフトのみで演算が実行できる場合と、乗数４ビッ
ト中の複数ビットに１がたった場合、すなわち被乗数の
シフトのみでは演算が実行できず、被乗数のシフトと、
部分積の加算とを必要とする場合に分類する。選択器４
は命令デコーダ２と分類デコーダ３からの情報に基づ
き、演算回路の選択を指示する。乗数の４ビットがすべ
て「０」の場合は、演算回路を選択せずセレクタ７へ
「０」が入力される。また、選択器４は演算終了タイミ
ングを考慮に入れた制御を行ない、適切なタイミングに
演算結果を選択し、セレクタ７からレジスタ８へ出力さ
せる。レジスタ８のセットタイミングをも指示する。シ
フタ５は、レジスタ８から供給される被乗数のシフトの
みで演算が実行できる場合に選択される。被乗数のシフ
トのみであるので高速に演算が実行できる。乗算回路６
は、レジスタ８から供給される被乗数のシフトと部分積
の加算とが必要な場合に選択される。部分積の加算を行
なうのでシフタ５で演算が実行される場合にくらべ演算
の実行時間がかかる。セレクタ７は、選択器４の指示に
従いシフタ５での演算結果または乗算回路６での演算結
果または０を適切なタイミングで出力する。レジスタ８
は、選択器４の指示するセットタイミングで演算結果を
格納する。また、シフタ５および乗算回路６に被乗数を
供給する。
以上説明したように本発明は、被乗数のシフトのみで
高速に演算が実行できる場合と、被乗数のシフトのみで
は演算が実行できず、部分積の加算を必要とする場合と
に分類し、被乗数のシフトのみでできる演算はシフト命
令を実行する回路で行なうことにより、被乗数のシフト
のみで高速に演算が実行できる場合の命令実行時間を短
縮できる効果がある。
高速に演算が実行できる場合と、被乗数のシフトのみで
は演算が実行できず、部分積の加算を必要とする場合と
に分類し、被乗数のシフトのみでできる演算はシフト命
令を実行する回路で行なうことにより、被乗数のシフト
のみで高速に演算が実行できる場合の命令実行時間を短
縮できる効果がある。
【図面の簡単な説明】 第１図は本発明のデータ処理装置の一実施例のブロック
図、第２図、第３図はイミディエートデータの乗算命令
における従来の技術の具体的な例を示す図である。 １……レジスタ、２……命令デコーダ、 ３……分類デコーダ、４……選択器、 ５……シフタ、６……乗算回路、 ７……セレクタ、８……レジスタ。
図、第２図、第３図はイミディエートデータの乗算命令
における従来の技術の具体的な例を示す図である。 １……レジスタ、２……命令デコーダ、 ３……分類デコーダ、４……選択器、 ５……シフタ、６……乗算回路、 ７……セレクタ、８……レジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−96330（ＪＰ，Ａ) 特開 昭61−20131（ＪＰ，Ａ) 特開 昭63−181030（ＪＰ，Ａ)
Claims (1)
- 【請求項１】部分積を求めることによりイミディエート
データの乗算命令を扱うデータ処理装置において、 シフト演算を実行するシフト手段と、 被乗数のシフトと部分積との加算を実行する乗算手段
と、 イミディエート乗算命令の命令語に含まれるイミディエ
ートデータをデコードし、乗数が０である場合と、被乗
数のシフトのみで演算が実行できる場合と、被乗数のツ
フトのみでは演算が実行できない場合とに分類する分類
手段と、 この分類手段の分類結果に応じて、乗数が０の場合は０
を出力し、被乗数のシフトのみで演算が実行できる場合
は前記シフト手段を選択し、被乗数のシフトのみでは演
算が実行できない場合は前記乗算手段を選択し、これら
の結果を選択するタイミングを制御する選択制御手段
と、 この選択制御手段の制御に従って、前記シフト手段の演
算結果もしくは前記乗算手段の演算結果または前記選択
制御手段の出力する０の内いずれかを出力する選択手段
と、 前記選択制御手段の指示により演算結果を格納し、前記
シフト手段及び前記乗算手段に前記演算結果を供給する
記憶手段とを含むことを特徴とするデータ処理装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253526A JP2531759B2 (ja) | 1988-10-06 | 1988-10-06 | デ―タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253526A JP2531759B2 (ja) | 1988-10-06 | 1988-10-06 | デ―タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02100127A JPH02100127A (ja) | 1990-04-12 |
| JP2531759B2 true JP2531759B2 (ja) | 1996-09-04 |
Family
ID=17252594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63253526A Expired - Lifetime JP2531759B2 (ja) | 1988-10-06 | 1988-10-06 | デ―タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531759B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10162633B2 (en) * | 2017-04-24 | 2018-12-25 | Arm Limited | Shift instruction |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696330A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Multiplication control system |
| JPS6120131A (ja) * | 1984-07-06 | 1986-01-28 | Nec Corp | 演算処理装置 |
| JPS63181030A (ja) * | 1987-01-23 | 1988-07-26 | Nec Corp | 特定デ−タパタ−ンにおける演算高速化システム |
-
1988
- 1988-10-06 JP JP63253526A patent/JP2531759B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02100127A (ja) | 1990-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69811877T2 (de) | ARITHMETISCHER PROZESSOR, der endliche Felder Arithmetik und ganzzahlige modular Arithmetik kombiniert. | |
| US20020116434A1 (en) | Apparatus and method for performing multiplication operations | |
| US4307445A (en) | Microprogrammed control apparatus having a two-level control store for data processor | |
| US6438676B1 (en) | Distance controlled concatenation of selected portions of elements of packed data | |
| US4085450A (en) | Performance invarient execution unit for non-communicative instructions | |
| US4695983A (en) | Calculator or pocket computer with selectable operational sequence | |
| JP2531759B2 (ja) | デ―タ処理装置 | |
| US7260711B2 (en) | Single instruction multiple data processing allowing the combination of portions of two data words with a single pack instruction | |
| EP1634163B1 (en) | Result partitioning within simd data processing systems | |
| US4878191A (en) | Multiplication circuit capable of operating at a high speed with a small amount of hardware | |
| JPH02278382A (ja) | 図形処理装置用の演算論理機構 | |
| JPH0650512B2 (ja) | デ−タ処理装置 | |
| JPH06139217A (ja) | 高精度演算処理装置および方法 | |
| KR100265355B1 (ko) | 마이크로프로세서에서 2사이클 파이프라인방식으로 부동소수점 데이터를 곱셈 연산하는 장치 | |
| JP2793357B2 (ja) | 並列演算装置 | |
| JPH10333883A (ja) | 乗算方法および乗算回路 | |
| EP1197874B1 (en) | Signal processor and product-sum operating device for use therein with rounding function | |
| JP3088956B2 (ja) | 演算装置 | |
| US4779219A (en) | Electronic apparatus having an improved calculation function | |
| JP2654062B2 (ja) | 情報処理装置 | |
| JP2982129B2 (ja) | マイクロプログラム制御装置 | |
| JPS6236255B2 (ja) | ||
| JPH02181821A (ja) | 演算装置 | |
| JPS60238932A (ja) | デ−タ処理装置 | |
| JP2625510B2 (ja) | 計算機システム |