JPS6120131A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS6120131A JPS6120131A JP14121584A JP14121584A JPS6120131A JP S6120131 A JPS6120131 A JP S6120131A JP 14121584 A JP14121584 A JP 14121584A JP 14121584 A JP14121584 A JP 14121584A JP S6120131 A JPS6120131 A JP S6120131A
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- JP
- Japan
- Prior art keywords
- circuit
- multiplication
- data
- arithmetic
- general
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
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- Physics & Mathematics (AREA)
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- Pure & Applied Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は情報処理装置に用いられ、乗算特に２ｎ乗算
を含む演算処理装置に関するものである。
を含む演算処理装置に関するものである。
「従来技術」
従来この種の演算処理装置は２ｎ乗算についても通常の
乗算回路（汎用乗算回路）を用いて実行していた。すな
わち２ｎ値データを被乗数として汎用乗算回路に与え、
他方から与えられた乗数データとの間で乗算が実行され
ていた。一方２０乗算に限っていえば一般の乗算に比し
て極めて簡単な回路で実現でき、従って実行時間も短か
くすることが可能である。しかし前記従来の方法である
と２０乗算も一般の乗算と同じ処理時間を要することと
なり、２ｎ乗算の使用頻度が高い場合には演算性能が上
がらない欠点があった。
乗算回路（汎用乗算回路）を用いて実行していた。すな
わち２ｎ値データを被乗数として汎用乗算回路に与え、
他方から与えられた乗数データとの間で乗算が実行され
ていた。一方２０乗算に限っていえば一般の乗算に比し
て極めて簡単な回路で実現でき、従って実行時間も短か
くすることが可能である。しかし前記従来の方法である
と２０乗算も一般の乗算と同じ処理時間を要することと
なり、２ｎ乗算の使用頻度が高い場合には演算性能が上
がらない欠点があった。
この発明の目的は汎用乗算回路の他に２ｎ検出回路と２
ｎ乗算回路を設けることにより上記欠点を解決し乗算の
総合性能を向上した演算処理装置を提供することＫある
。
ｎ乗算回路を設けることにより上記欠点を解決し乗算の
総合性能を向上した演算処理装置を提供することＫある
。
「問題点を解決するだめの手段」
この発明の演算処理装置によれば命令を解読し演算を制
御する演算制御回路と、その演算制御回路が乗算を検出
した場合に被乗数データが２ｎデータであるかどうかを
検出する２ｎ検出回路と、前記演算制御回路の制御のも
とで前記２ｎ検出回路で２ｎを検出しなかった場合に、
乗数データと被乗数データとにより乗算を実行する少な
くとも１つの汎用乗算回路と、前記演算制御回路の制御
のもとで前記２ｎ検出回路で２ｎを検出した場合に乗数
データと２ｎ値データとにより２０乗算を実行する少な
くとも１つの２ｎ乗算回路とにより構成される。
御する演算制御回路と、その演算制御回路が乗算を検出
した場合に被乗数データが２ｎデータであるかどうかを
検出する２ｎ検出回路と、前記演算制御回路の制御のも
とで前記２ｎ検出回路で２ｎを検出しなかった場合に、
乗数データと被乗数データとにより乗算を実行する少な
くとも１つの汎用乗算回路と、前記演算制御回路の制御
のもとで前記２ｎ検出回路で２ｎを検出した場合に乗数
データと２ｎ値データとにより２０乗算を実行する少な
くとも１つの２ｎ乗算回路とにより構成される。
「実施例」
次にこの発明について図面を参照して詳細に説明する。
第１図にこの発明の第一の実施例を示す。
第１図においてこの発明の演算処理装置は演算制御回路
１１と、汎用乗算回路１２と、２ｎ乗算回路１３と、２
ｎ検出回路１５と、加減算回路（図示せず）と、除算回
路（図示せず）と、論理演算回路（図示せず）と、シフ
ト演算回路（図示せず）と、これら各々の演算回路の出
力結果を選択する選択回路１４とから構成される。演算
制御回路１１は命令１０１を解読し、制御線（１０６、
１０７、・・曲 ）を通じて前記２ｎ検出回路１５と前
記各々の演算回路および結果選択回路１４を制御する。
１１と、汎用乗算回路１２と、２ｎ乗算回路１３と、２
ｎ検出回路１５と、加減算回路（図示せず）と、除算回
路（図示せず）と、論理演算回路（図示せず）と、シフ
ト演算回路（図示せず）と、これら各々の演算回路の出
力結果を選択する選択回路１４とから構成される。演算
制御回路１１は命令１０１を解読し、制御線（１０６、
１０７、・・曲 ）を通じて前記２ｎ検出回路１５と前
記各々の演算回路および結果選択回路１４を制御する。
２ｎ検出回路１５は演算制御回路１１が乗算命令を検出
したことを制御線１１０で知らされたとき、被乗数デー
タ１０３が２ｎ値データであるがどうかを検出し、２ｎ
値データで無い場合は制御線１１１により汎用乗算回路
１２に、まｆｃ２ｎ値データの場合は制御線１１２によ
り２ｎ乗算回路１３に検出結果を知らせる。
したことを制御線１１０で知らされたとき、被乗数デー
タ１０３が２ｎ値データであるがどうかを検出し、２ｎ
値データで無い場合は制御線１１１により汎用乗算回路
１２に、まｆｃ２ｎ値データの場合は制御線１１２によ
り２ｎ乗算回路１３に検出結果を知らせる。
汎用乗算回路１２は乗数データ１０２と被乗数データ１
０３とにより、演算制御回路１１からの制御線１０６お
よび前記２ｎ検出回路１５からの制御線１１１の各信号
に従って乗算を実行し、その結果１０４を選択回路１４
へ転送する。
０３とにより、演算制御回路１１からの制御線１０６お
よび前記２ｎ検出回路１５からの制御線１１１の各信号
に従って乗算を実行し、その結果１０４を選択回路１４
へ転送する。
２ｎ乗算回路１３は乗数データ１０２と２ｎ値データ１
０３とにより、演算制御回路１１からの制？ＡＩ線１０
７および２ｎ検出回路１５からの制御線１１２の各信号
に従って２ｎ乗算を実行し、その結果１０５を選択回路
１４へ転送する。
０３とにより、演算制御回路１１からの制？ＡＩ線１０
７および２ｎ検出回路１５からの制御線１１２の各信号
に従って２ｎ乗算を実行し、その結果１０５を選択回路
１４へ転送する。
図に示してない前記加減算回路、除算回路、論理演算回
路、シフト演算回路は、各々演算制御回路１１からの指
示に従って加減算、除算、論理演算。
路、シフト演算回路は、各々演算制御回路１１からの指
示に従って加減算、除算、論理演算。
シフト演算を実行し、その各結果を選択回路１４へ転送
する。選択回路１４は演算制御回路１１がらの制御線１
０８の指示に従って前記各演算回路からの結果（１ｏ４
．１０５ 、・・・・・・ ）を選択し、その１つを出
力１０９として送出する。
する。選択回路１４は演算制御回路１１がらの制御線１
０８の指示に従って前記各演算回路からの結果（１ｏ４
．１０５ 、・・・・・・ ）を選択し、その１つを出
力１０９として送出する。
演算制御回路１１は汎用乗算回路１２と、２ｎ乗算回路
１３とを用いて同時並列的に演算を実行することが可能
なように制御することができる。
１３とを用いて同時並列的に演算を実行することが可能
なように制御することができる。
次に汎用乗算回路１２について特に浮動小数点演算回路
の場合を詳細に説明する。汎用乗算回路１２は第２図に
示すように乗数レジスタ２１と被乗数レジスタ２２と、
これらレジスタ２１ 、２２内に納められている乗数指
数部データ２０１と被乗数指数部データ２０２とを加算
する指数部演算回路２３と、レジスタ２１ 、２２内に
納められている乗数仮数部データ２０３と被乗数仮数部
データ２０４とを乗算する仮数部演算回路２４と、前記
指数部演算結果２０５と仮数部演算結果２０６ 、２０
７とを正規化するための正規化回路２５と、その正規化
の結果を納めるレジスタ２６とにより構成され、乗数デ
ータ１０２と被乗数データ１０３との乗算が実行され、
その結果として乗算結果１０４がレジスタ２６から得ら
れる。
の場合を詳細に説明する。汎用乗算回路１２は第２図に
示すように乗数レジスタ２１と被乗数レジスタ２２と、
これらレジスタ２１ 、２２内に納められている乗数指
数部データ２０１と被乗数指数部データ２０２とを加算
する指数部演算回路２３と、レジスタ２１ 、２２内に
納められている乗数仮数部データ２０３と被乗数仮数部
データ２０４とを乗算する仮数部演算回路２４と、前記
指数部演算結果２０５と仮数部演算結果２０６ 、２０
７とを正規化するための正規化回路２５と、その正規化
の結果を納めるレジスタ２６とにより構成され、乗数デ
ータ１０２と被乗数データ１０３との乗算が実行され、
その結果として乗算結果１０４がレジスタ２６から得ら
れる。
次に２ｎ乗算回路１３について、特に１６を底とする浮
動小数点演算回路の場合について説明する。２ｎ乗算回
路１３は第３図に示すように、乗数レジスタ３１と、２
ｎ値レジスタ３２と、乗数レジスタ３１に納められてい
る乗数仮数部の上位３ビツト３０１と２０値レジスタ３
２に納められている２ｎ値３０２とにょシ指数演算情報
３０３と仮数シフト情報３０４とを生成する制御信号発
生回路３３と、乗数レジスタ３１に納められている乗数
指数部データ３０５と前記指数演算情報３０３とを加算
する指数部演算回路３４と、乗数レジスタ３１に納めら
れている乗数仮数部データ３０６を仮数シフト情報３０
４に従ってシフト演算する仮数部演算回路３５と、前記
それぞれの演算結果３０７ 、３０８を納めるレジスタ
３６とにより構成され、乗数データ１０２と２０値デー
タ１０３との乗算が実行され、その結果として結果レジ
スタ３６から乗算結果１０５が得られる。
動小数点演算回路の場合について説明する。２ｎ乗算回
路１３は第３図に示すように、乗数レジスタ３１と、２
ｎ値レジスタ３２と、乗数レジスタ３１に納められてい
る乗数仮数部の上位３ビツト３０１と２０値レジスタ３
２に納められている２ｎ値３０２とにょシ指数演算情報
３０３と仮数シフト情報３０４とを生成する制御信号発
生回路３３と、乗数レジスタ３１に納められている乗数
指数部データ３０５と前記指数演算情報３０３とを加算
する指数部演算回路３４と、乗数レジスタ３１に納めら
れている乗数仮数部データ３０６を仮数シフト情報３０
４に従ってシフト演算する仮数部演算回路３５と、前記
それぞれの演算結果３０７ 、３０８を納めるレジスタ
３６とにより構成され、乗数データ１０２と２０値デー
タ１０３との乗算が実行され、その結果として結果レジ
スタ３６から乗算結果１０５が得られる。
以上説明したように上記構成をとることにより２ｎ乗算
では時間のかかる乗算回路を含まないため乗算の性能向
上をはかることができる。
では時間のかかる乗算回路を含まないため乗算の性能向
上をはかることができる。
「発明の効果」
この発明は以上説明したように汎用乗算回路の他に２ｎ
検出回路と２ｎ乗算回路とを設けることにより乗算の総
合性能を向上できる効果がある。
検出回路と２ｎ乗算回路とを設けることにより乗算の総
合性能を向上できる効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図に示した汎用乗算回路の詳細ブロック図、第３
図は第１図に示した２ｎ乗算回路の詳細ブロック図であ
る。 １１・・・演算制御回路、１２・・・汎用乗算回路、１
３・・・２ｎ乗算回路、１４・・・結果選択回路、１５
・・・２ｎ検出回路、２１ 、３１・・・乗数レジスタ
、２２・・・被乗数レジスタ、２３ 、３４・・・指数
演算回路、２４，３５・・・仮数演算回路、２５・・・
正規化回路、２６．３６・・・結果レジスタ、３２・・
・２ｎ値レジスタ、３３・・・制御信号発生回路、１０
１〜３０８・・・信号線または制御線。
は第１図に示した汎用乗算回路の詳細ブロック図、第３
図は第１図に示した２ｎ乗算回路の詳細ブロック図であ
る。 １１・・・演算制御回路、１２・・・汎用乗算回路、１
３・・・２ｎ乗算回路、１４・・・結果選択回路、１５
・・・２ｎ検出回路、２１ 、３１・・・乗数レジスタ
、２２・・・被乗数レジスタ、２３ 、３４・・・指数
演算回路、２４，３５・・・仮数演算回路、２５・・・
正規化回路、２６．３６・・・結果レジスタ、３２・・
・２ｎ値レジスタ、３３・・・制御信号発生回路、１０
１〜３０８・・・信号線または制御線。
Claims (2)
- （１）少なくとも乗算を含む演算を実行する演算処理装
置において、命令を解読し、演算を制御する演算制御回
路と、その演算制御回路が乗算を検出した場合に被乗数
データが２＾ｎデータであるかどうかを検出する２＾ｎ
検出回路と、前記演算制御回路の制御のもとで前記２＾
ｎ検出回路で２＾ｎを検出しなかつた場合に乗数データ
と被乗数データとにより乗算を実行する少なくとも１つ
の汎用乗算回路と、前記演算制御回路の制御のもとで前
記２＾ｎ検出回路で２＾ｎを検出した場合に乗数データ
と２＾ｎ値データとにより２＾ｎ乗算を実行する少なく
とも１つの２ｎ乗算回路とから構成されたことを特徴と
する演算処理装置。 - （２）前記演算制御回路は２＾ｎ乗算回路と、汎用乗算
回路を用いて同時並列的に演算を実行することが可能な
ように制御することを特徴とする特許請求の範囲第１項
記載の演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14121584A JPS6120131A (ja) | 1984-07-06 | 1984-07-06 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14121584A JPS6120131A (ja) | 1984-07-06 | 1984-07-06 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120131A true JPS6120131A (ja) | 1986-01-28 |
Family
ID=15286814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14121584A Pending JPS6120131A (ja) | 1984-07-06 | 1984-07-06 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120131A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100127A (ja) * | 1988-10-06 | 1990-04-12 | Nec Corp | データ処理装置 |
-
1984
- 1984-07-06 JP JP14121584A patent/JPS6120131A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100127A (ja) * | 1988-10-06 | 1990-04-12 | Nec Corp | データ処理装置 |
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